海思hi3536CRBCV100(3536CV100)用户指南简介

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Hi3536CV100是针对多路高清(8M/4M/1080p/720p)NVR产品应用开发的一款专业SOC芯片。Hi3536CV100内置ARM A7双核处理器和高性能的H.265/ H.264视频编解码引擎.
Hi3536CV100硬件设计 用户指南 前言 概述 本文档主要介绍Ii3536CV100芯片方案的硬件原理图设计、PCB设计、单板热设计建 议等 产品版本 与本文档相对应的产品版本如下。 产品名称 产品版本 H13536C V100 读者对象 本文档(本指南)主要适用于以下工程师: 技术支持工程师 单板硬件开发工程师 修订记录 修订记录累积了每次文档更新的说明。最新版本的文档包含以前所有文档版本的更新 内容。 修订日期 版本修订说明 201707-2600B04第四次临时版本发布 1.1小节,图1-1涉及更新 1.2.52小节,图1-16涉及更新。 1.2.1.2小节和1.2.9.2小节,涉及更新。 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 修订日期版本修订说明 2017-05-2700B03第三次临时版本发布 1.1.1小节,注意内容涉及更新。 12.52小节,图1-16以下内容涉及更新。 2017-041000B02第次临时版本发布 1.1小节,图1-1涉及更新。 2017-03-0300B01第一次临时版本发布 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 目求 目录 前言 1原理图设计 非自自·非 1.1小系统外部电路要求 1.1.| Clocking电路 1.1.2复位和 Watchdog电路 1.1.3 JTAG Debug接口… 1.1.4Hi3536CV100硬件初始化系统配置电路∴… 1.1.5电源设计 1.1.6SVB动态调压 1.2Hi3536CV100接凵电路设计 10 1.2.DDR3接口 “+“·“““+“+“+“+““+ 1.2.2RTC模块设计… 15 1.2.3UART… 15 1.24USB2.0接 15 1.2.5GMAC接凵设计 16 1.2.6 FLASH接口设计 1.27SATA接口设计… 1.2.8音频接口设计… 20 1.2,9HDMI输出接口设计 21 1.2.10模拟DAC接口设计…… 1.3特殊管脚说明 …22 1.3.1未使用模块的管脚处坦 1.3.2在DVDD33上电过程中GPIO可能出现毛刺 24 2PCB设计 ··命命命命·······B命命命命白ad···自自命命命命a··········B命命白d·······命命自 25 2.1电源与滤波电容设计 2.1.2CORE电源设计 26 2.1.3CPU电源设计.… 27 2.1.4DDR电源设计 27 21.53.3V电源设计… 28 2PLL电路设计 ..29 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 目求 2.3晶体电路设计∴ 2.4DDR3接口…132 2.5GMAC布线设计… 33 26USB2.0接口电路设计 34 27SAIA接凵走线设计 28HDMI接口走线设计 29VDAC接口走线设计要求… 37 3整机ESD设计 3.1背景 3.2整机ESD设计 4芯片散热设计… 自·看;●。e·。。。DD。。。。。e。自0看···。。鲁De。。.。。。。。自·。非···。音。。DD。。·e。。。自看。音。bD。。·。自。。自看看看·音·。·。 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 插图目录 插图目录 图1-1晶体振荡电路 图1-2RTC晶振连接方式及器件参数 图1-3外部复位和 Watchdog典型设计电路… 图1-4JTAG连接方式及标准连接器管脚定义 图1-5内部复位电源上电顺序图 图1-6外部复位电源上电顺序图 图1-7内部复位电源下电顺序图 图1-8外部复位电源下电顺序图 3467789 图1-9电源动态调压示意图 图1-10DRC与1片16bt位宽DDR3 SDRAM的互联示意图 图1-11DDRC与2片8bit位宽DDR3 SDRAM的互联示意图.. .12 图1-12 VDDIO CK DDR电路图. ∴13 图1-13DD)R3电源分压网络参考设计图 14 图1-14地址和命令信号一驱一应用. 15 图1-15Hi3536CV100RGMI模式下的信号连接图. .16 图1-16H3536CV100MII模式下的信号连接图 17 图1-17H3536CV100RMI模式下的信号连接图 18 图1-18对讲应用Hi3536CV100主模式连接方式 0 图1-19对井应用H3536CV100从模式连接方式 :·:··4···.4······“;·““ 20 图1-20 CVBS OUT管脚不接bufr电路示意图 图1-21 CVBS OUT管脚接 buffer电路示意图 22 图2-1 POWER层 ,25 图22Hi3536CV100CORE电源滤波电容类型 …26 图2-3Hi3536CV100CPU电源滤波电容类型 27 图2-4Hi3536CV100DDR电源滤波电容类型(未包含DDR颗粒端)… 28 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 V1l Hi3536CV100硬件设计 用户指南 插图目录 图25Hi3536CV1003.3V电源滤波电容类型… 29 图2-6AvDD09PLL供电π型滤波电路PCB布局布线 30 图2-7AVDD33PLL供电π型滤波电路PCB布局布线 图2-8AVDD33 DDRPLL供电π型滤波电路PCB布局布线 ,,5 图294层PCB板叠层示意图(单板厚度为1.6mm) 图2-10 AVSS SATA顶层铜皮分割示意图 图2-1 HDMI走线示意图1 36 图2-12HDM走线示意图2 图213DVDD33VDAC滤波电容地过孔处理示意图 38 图2-14H3536CV100 DVSS VDAC信号单独打过孔到GND层 39 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 表格目录 表格目录 表1-1内部复位相关管脚说明. 表1-2外部复位相关管脚说明. 表1-3 JTAG Debug接口信号 3 表1-4信号描述 表1-5 DVDD CORE SVE调压RC参数 .10 表1-6 DVDD CPU SVB调压RC参数… …10 表1-7 SPI Flash匹配设计推荐 19 表1-8未使用模块的管脚处理… 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司 Hi3536CV100硬件设计 用户指南 原理图设计 原理图设计 1.1小系统外部电路要求 1.1.1 Clocking电路 通过芯片内部的反馈电路与妒部的24MHz晶体振荡电路一起构成系统时钟电路。 晶振连接方式及器件参数如图1-1所示。 △ 注意 ·约東24MHz品休CL范围为8-18pf,建议客户优先选择CL=12pf的品休。 选用的电容需要跟品振的负载电容匹配,材质建议采用NPO。建议选用4pi贴片 晶振,其中2个GND管脚与单板地充分连接,增弢系统时钟抗ESD干扰能力。 图1-1晶体振荡电路 HR3536cV100 XIN XOUT 1MQ 24MHZ 18pF 18pF 海思专有和供密信息 文档版本00B04(201707-26)版权所有◎深圳市海思半导体有限公司

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