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Verilog频率计设计与仿真（1kHz~100M）
Verilog频率计设计与仿真（1kHz~100M）
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Verilo
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频率计设计与测试（1k~100M）
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基于FPGA的频率计verilog编程开发，通过RS232串口打印输出频率值,vivado2019.2平台开发。
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基于FPGA的频率计verilog编程开发，通过RS232串口打印输出频率值,vivado2019.2平台开发。纯verilog开发，可以移植到Quartusii平台或者ISE平台。 1.领域：FPGA，频率计 2.内容：基于FPGA的频率计verilog编程开发，通过RS232串口打印输出频率值,vivado2019.2平台开发。 3.用处：用于频率计和串口编程学习 4.指向人群：本科，
基于FPGA的等精度数字频率计 Frequency_indicator_Verilog.rar
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完整的频率计设计，模块清晰，是我们的设计题。希望可以帮助你
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verilog测频率，已仿真，注释具体，结构简单
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基于Verilog的数字频率计的代码
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Vorilog语言编写的数字频率计测频部分的代码，本人毕业设计测频部分实用代码，绝对有效。系统的时钟频率为100M，包含50M的自检信号。
50MHZ 分频至1MHZ,1KHz,1Hz 分频器
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实验01-Verilog代码设计及仿真1
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基于Verilog语言的等频率计设计
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引言 传统测量频率的方法主要有直接测量法、分频测量法、测周法等，这些方法往往只适用于测量一段频率，当被测信号的频率发生变化时，测量的精度就会下降。本文提出一种基于等精度原理的测量频率的方法，在整个频率测量过程中都能达到相同的测量精度，而与被测信号的频率变化无关。本文利用(现场可编程门阵列)的高速数据处理能力，实现对被测信号的测量计数;利用单片机的运算和控制能力，实现对频率、周期、脉冲宽度的计算及
verilog实现高精度频率测量
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使用Verilog实现了高精度的电平宽度测量，可以进行高低电平的持续测量，测量精度为一个工作时钟周期。
verilog 数字频率计设计
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采用verilog语言编写，方波输入，频率范围为1-200KHZ
100MHz数字频率计的设计
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方便快捷 100MHz数字频率计的设计高性能 带给大家 非一般的感觉 智商产物
基于Verilog的频率计的程序
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这是基于Verilog FPGA编写的频率计的程序代码，能直接在ISE软件中打开。
频率测量的Verilog代码
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Verilog代码描述如何精确测量方波的频率，代码注释非常详细。
频率计VERILOG
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基于Xilinx FPGA的频率计Verilog代码，频率计显示使用6位数码管，测频范围10Hz至100MHz，有1秒、0.1秒、0.01秒三档，档位选择通过复位按钮复用选择。
基于Verilog 的数字计频器
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采用VerilogHDL语言在CPLD器件上实现了简易数字频率计的设计。测量频率在10～1MHz范围之间，该频率计能根据输入被测频率信号,自动调整测试量程进行测试并给出测试结果的BCD码及七段LED译码显示。具有体积小、可靠性高、功耗低的特点。
基于verilog语言的数字频率计设计
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基于Verilog的简易频率计
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他是在99999999计数器的基础上做出来的频率计，它的功能是测量频率
基于FPGA 的数字频率计设计
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这是一份基于FPGA的数字频率计的设计，用到了verilog 语言，通过检测波形的高低电平来计算出该波形的频率大小并显示在数码管上。
Verilog-A/AMS系统设计与仿真资料
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cadence verilogA相关资料 kinder或者WPS打开
基于Verilog HDL数字频率计的设计与实现
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基于Verilog HDL数字频率计的设计与实现，工程
基于的Verilog HDLDDS设计与仿真
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详细 阐~-t'l用 QuartusII实现 DDS(直接数 字频 率合成 器)模块 的方法和 步骤 。首 先分析 DDS的设计原 理 ，并 对其进行 系统建模，利用Verilog HDL实现设计并在开发环境下进行功能仿真，选用现场可编程器件 FPGA作为目标器件， 得到可以重构的 IP核，其可以很方便地实现复杂的调频、调相和调幅功能。利用该方法实现的 DDS模块具有更广泛的实际 意义和更良
使用Verilog实现1位全加器的代码与仿真设计
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该设计利用层次结构描述法， 首先用Verilog HDL设计半加器电路，将其打包为半加器模块； 然后建立一个原理图输入窗口，调用两个半加器模块和ISE提供的二输入或门组成全加器电路； 最后将全加器电路编译下载到实验板。 输入是 两个加数：ain,bin, 一个进位：cin 这三个输入数据是1位（1bit),可由下载箱的 SW1, SW2, SW3提供 输出是： 和:su
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