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使用Verilog语言实现比较器
使用Verilog语言实现比较器
Verilog
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2018-12-28
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verilog比较器
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在使用脉宽调制时需要做一个比较器，这是一个全数字话的模块
verilog 两位比较器
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比较两个输入数字的大小，用verilog实现
verilog 数值比较器，加法器等
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在做verilog四位数值比较器的时候无意之中找到一篇好文章，里面不仅有四位数值比较器的函数还有加法器以及verilog的相关指导。供有兴趣的人士参考
verilog4位比较器
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4位比较器，使用verilog语言实现，使用方便。
verilog编写的四位比较器
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verilog编写的四位比较器，编程环境是xilinx ise10.1.
Verilog编程八位比较器 代码+仿真
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八位比较器 代码，仿真。。。。。。。。。。。。。。。。。。。。。。
十六进制比较器
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本人自己使用的一款工具，界面很友好，适合16进制，二进制比特位操作，对比，查阅，修改等的功能操作，很强大，没有病毒，没有广告，绝对绿色！
浮点运算器 Verilog
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该工程代码实现了64位双精度浮点运算功能，所以的代码采用verilog 编写，附带测试脚本，以及进制转换工具。
基于FPGA的二取二总线数据比较器
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基于FPGA的二取二总线数据比较器实现联锁逻辑运算的两块CPU板总线数据的实时校核。在两条总线数据比较一致且总线数据的CRC校核通过时两个FPGA分别输出互为反相的动态脉冲，板上驱动电路输出信号控制板外供电继电器对联锁系统驱动单元供电，否则通过停止输出动态脉冲在50ms内切断供电继电器。出现校核错时FPGA将比较不一致的两个数据及在对应数据包中的位置等信息反馈给对应CPU板，便于故障分析。
DDS基于Verilog语言实现
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代码默认的输入时钟是50MHZ，freq_wave直接输入想要产生的波形的频率即可，单位是HZ。输出时钟是输出数据的同步时钟，用于同步采样DDS输出的数据，当然也可以不理会这个时钟，使用异步采样。
用Verilog 语言实现alu的设计
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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公
在FPGA上采用Verilog语言实现URAT
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在FPGA上采用Verilog语言实现URAT ，实现异步串口通讯收发控制，配有异步串口通讯收发控制实例验证代码，便于UART验证，移植新开发应用
用Verilog语言实现任意整数分频器
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分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。 但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以 达到对时钟操作的目的。
用Verilog 语言实现alu的设计.rar
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用Verilog 语言实现alu的设计 用Verilog 语言实现alu的设计
verilog语言实现计算器
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verilog语言实现简易计算器的功能,比如常用的乘法器加法器除法器减法器以及相应的移位运算，代码比较简单，下载后可以在代码后添加其他代码以实现其他功能
用verilog实现除法器(两种方法）
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一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果
verilog奇数分频器
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内含verilog语言编写的奇数分频器，本人认为代码比较简练，容易移植
VHDL和FPGA实现四位数据比较器
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四位数据比较器的VHDL实现 包括源码 仿真波形以及引脚配置
数值比较器
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数值比较器的定义及功能 在数字系统中，特别是在计算机中都具有运算功能，一种简单的运算就是比较两个数Ａ和Ｂ的大小。数值比较器就是对两数Ａ、Ｂ进行比较，以判断其大小的逻辑电路。比较结果有Ａ＞Ｂ、Ａ＜Ｂ以及Ａ＝Ｂ三种情况。 1.１位数值比较器 １位数值比较器是多位比较器的基础。当Ａ和Ｂ都是１位数时，它们只能取０或１两种值，由此可写出１位数值比较器的真值表： 500)this.style.widt
使用Verilog语言实现fifo功能
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I2C主设备发送数据的Verilog语言实现
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本资料利用Verilog语言实现了，主设备发送数据，严格按照I2C总线时序将数据发给从设备，对于设计者配置从设备寄存器有很大用处
FPGA实现多功能数字钟（Verilog）使用Verilog实现的多功能数字钟
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用Verilog语言实现电话计费系统
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在MaxplusII环境中打开，并在实验室下载调试成功并完成相应功能，如要使用打开3个.gdf文件即可看见源码
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【FPGA】使用Verilog语言开发的数字钟
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使用Verilog语言实现交通灯的功能
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用Verilog语言编程在FPGA开发板上仿真交通灯的功能，已实现
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Verilog-FIR：使用Verilog实现FIR
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Verilog语言实现CRC校验
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