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基于FPGA的数字频率计的源代码.docx

FPGA开源代码

数字频率计

LCD显示模块

电子设计大赛

需积分: 50 40 下载量 92 浏览量 2019-10-28 12:35:03 上传评论 15 收藏 35KB DOCX 举报

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29页

一种基于FPGA的数字频率计，基于Quartus II 软件编译，代码较多近30页，有主模块、显示模块，做出了显示功能，大家下载观看时需好好参详，可为电子设计大赛做一个初步学习

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基于 FPGA 的数字频率计的源代码

主模块 top

module

top(clk,rst_n,fre_in,LCD_E,LCD_DI,LCD_RW,LCD_CS_0,LCD_CS_1,LCD_RESET,LCD_DATA,BUSY_DAT

A,write

);

input clk;

input rst_n;

input fre_in;//输入频率

output LCD_E;

output LCD_DI;

output LCD_RW;

output LCD_CS_0;

output LCD_CS_1;

output LCD_RESET;

output [7:0]BUSY_DATA;

output write;

inout [7:0]LCD_DATA;

wire [19:0] fre_out;

wire [3:0] million,hunthousand,tenthousand,thousand,hundred,ten,one;

fre_meter fre_meter(

.clk(clk),

.rst_n(rst_n),

.fre_in(fre_in),

.fre_out(fre_out)

);

bin_dec bin_dec(

.clk(clk),

.rst(rst_n),

.hex(fre_out),

.million(million),

.hunthousand(hunthousand),

.tenthousand(tenthousand),

.thousand(thousand),

.hundred(hundred),

.ten(ten),

.one(one)

);

LCD LCD (

clk,//系统时钟 50MHZ

LCD_E,

LCD_DI,

LCD_RW,

LCD_CS_0,

LCD_CS_1,

LCD_RESET,

LCD_DATA,//LCD 数据口

BUSY_DATA,//读 LCD 状态输出

write

);

endmodule

测频模块 fre_meter

module fre_meter(clk,rst_n,fre_in,fre_out

);

input clk,rst_n,fre_in; //rst_n 为异步复位信号,fre_in 为被测输入信号

output [19:0] fre_out;

reg [19:0] fre_out; // 被测频率输出值,由最高 1MHz，二进制达 20bit 宽

reg [30:0] count1,count2; //两个计数器，count1 为分频计数器，count2 为频率值计数器，

将频率值传给 fre_out

reg clk_1hz,enb; //enb 为使能端

wire lob,clr; //lob 为使能端处的反转载入信号，clr 为清零信号

////////////////////////////////////////////////进行分频

always @ ( posedge clk or negedge rst_n )

begin

if( !rst_n ) //如果进行复位（处于低电平），进行 if 条件栏

begin

count1<=0;

clk_1hz<=0;

end

else

begin

if ( count1<25000000-1 ) //将 50MHz 的失踪进行分频，得到一个 2Hz 占空比 1：1 的方

波

begin

count1 <= count1 + 1 ; //分频器的计数器加一，

clk_1hz <= 1;

end

else if ( count1 <50000000-1 )

begin

count1 <= count1 + 1;

clk_1hz <= 0;

end

else

begin

count1 <= 0;

clk_1hz <=0;

end

////////////////////////////////////////检测脉冲宽度

/*always @ ( posedge clk or negedge rst_n)

begin

if(!rst_n)

count3<=0;

else begin

if(clk_in)

count3<=count3+1;

end

assign clk_1=~clk_in;

always @ (posedge clk_1 or negedge rst_n)

begin

if(!rst_n)

pulse_width<=0;

else begin

pulse_width<=count3; //单位 us， clk 周期为 20ns

count3<=0;

end

end*/

//////////////////////////////////////////////////测量频率值

always @ ( posedge clk_1hz or negedge rst_n ) //negedge 为下降沿

begin

if ( !rst_n)

enb <=0; //使能端处于低电平

else

begin

enb<=~enb; //使能端取反，为载入信号做准备

end

assign load = ~enb ; //进行相应的逻辑运算

assign clr=load&&(~clk_1hz) ;

always @ ( posedge fre_in or posedge clr )

begin

if ( clr) //进行清零操作

count2 <= 0;

else

begin

if ( enb )

count2 <= count2 + 1; //计数器加 1，直至加到所测的频率值为止

else

count2 <= count2;

end

always @ ( posedge load or negedge rst_n)

begin

if(!rst_n)

begin

fre_out<=0;

end

else

fre_out <= count2/2 ; //将计数器中的频率值传送给 fre_out

end

endmodule

进制转换模块 bin_dec

module bin_dec(clk,rst,hex,million,hunthousand,tenthousand,thousand,hundred,ten,one

); //hex 为 20bit 的二进制频率值，rst 为异步复位信号

input clk;

input rst;

input [19:0] hex;

output reg [3:0] million; //百万位

reg [19:0] d5;

output reg [3:0] hunthousand; //十万位

reg [19:0] d6;

output reg [3:0] tenthousand; //万位

reg [19:0] d1;

output reg [3:0] thousand; //千位

reg [16:0] d2;

output reg [3:0] hundred; //百位

reg [16:0] d3;

output reg [3:0] ten; //十位

reg [3:0] d4;

output reg [3:0] one;

initial begin

million=4'h0;

d5=20'h00000;

hunthousand=4'h0;

d6=20'h00000;

tenthousand=4'h0;

d1=20'h00000;

thousand=4'h0;

d2=16'h0000;

hundred=4'h0;

d3=16'h0000; //频率测量值最低为 100Hz

d4=4'h0;

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