CycloneIV器件手册（中文）-完整_简述CYclone4E的LE两种工作模式,并进行比较资源-CSDN文库

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CycloneIV

器件手册

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CycloneIV器件手册（中文）

1.5.Cyclone IV 器件中的时钟网络与 PLL.pdf 1.5MB

1.8... Cyclone IV 器件的配置和远程系统更新.pdf 2MB

Cyclone IV Device Datasheet.pdf 663KB

1.11...Cyclone-IV-器件的电源要求.pdf 239KB

1.3.Cyclone-IV-器件中的存储器模块.pdf 757KB

1.6..Cyclone IV 器件中的 IO 特性.pdf 1.54MB

1.10...Cyclone IV 器件的 JTAG 边界扫描测试.pdf 363KB

1.9...Cyclone IV 器件中的 SEU 缓解.pdf 440KB

1.7..Cyclone-IV-器件中的外部存储器接口.pdf 678KB

1.4. Cyclone IV 器件中的嵌入式乘法器.pdf 298KB

2.3.Cyclone IV 动态重配置.pdf 1.18MB

2.2.Cyclone-IV-复位控制与断电.pdf 1.03MB

1.2.Cyclone-IV-器件的逻辑单元和逻辑阵列模块.pdf 341KB

2.4..AN 609：实现 Cyclone IV GX 器件中的动态重配置 .pdf 2.22MB

1.1.Cyclone IV FPGA 器件系统概述.pdf 490KB

2.1.Cyclone-IV-收发器体系结构.pdf 4.52MB

CYIV-52001-3.3

are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as

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described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying

on any published information and before placing orders for products or services.

Cyclone IV 器件手册，

卷2

2011 年 11 月

ISO

9001:2008

Registered

1. Cyclone IV 收发器体系结构

在低成本的 FPGA 中，Cyclone

IV GX 器件内嵌多达八个全双工收发器，运行在 600

Mbps 到 3.125 Gbps 的串行数据速率上。表1-1列出了 Cyclone IV GX 收发器通道所

支持的串行协议信息。

您可以通过 ALTGX MegaWizard ™ Plug-In Manager 来实现这些协议。此外，ALTGX

MegaWizard ™ Plug-In Manager 也提供了高度灵活的 Basic 功能代码，以实现支持下面

串行数据速率的专用串行协议

：

■ 600 Mbps 到 2.5 Gbps，适用于 F324 以及更小封装中的器件

■ 600 Mbps 到 3.125 Gbps，适用于 F484 以及更大封装中的器件

欲了解关于使用 ALTGX 宏功能对收发器进行例化时的可用端口的详细说明信息，请参

考第 1-85 页中的 “ 收发器顶层端口列表 ”。

f 欲了解关于运行在 ≥2.97 Gbps 数据速率下的 Cyclone IV 收发器的详细信息，请参考

Cyclone IV Device Family Pin Connection Guidelines

。

表 1-1. Cyclone IV GX 收发器通道所支持的串行协议 — 初步

协议数据速率 (Gbps)

F324 以及更小

的器件封装

F484 以及更大

的器件封装

PCI Express

(PCIe

)

(1)

2.5

千兆以太网 (GbE)

1.25

通用公共无线接口 (CPRI)

0.6144、1.2288、 2.4576 和

3.072

(2)

OBSAI

0.768、1.536 和 3.072 v

(2)

XAUI

3.125 —

串行数字接口 (SDI)

HD-SDI 支持 1.485 和 1.4835

3G-SDI 支持 2.97 和 2.967

—

Serial RapidIO

(SRIO)

1.25、2.5 和 3.125 —

串行高级技术附件 (SATA)

(3)

1.5 和 3.0 —

V-by-one

(3)

3.0 —

显示端口

(3)

1.62 和 2.7 —

表1-1注释：

(1) 提供了兼容 PIPE(PCI Express 物理接口 ) 的接口，支持 Gen1 ×1、×2 和 ×4 初始通道宽度配置。当实现 ×1 或 ×2 接口时，

收发器模块中的其它通道可用于实现其它协议。

(2) 仅支持高达 2.5 Gbps 的数据速率。

(3) 协议规范的兼容性还是一个待定属性。

November 2011

CYIV-52001-3.3

1–2 第1章: Cyclone IV 收发器体系结构

收发器体系结构

Cyclone IV 器件手册， Altera 公司 2011 年 11 月

卷 2

1 Cyclone IV GX 器件包含一个 PCIe MegaCore

功能的硬核知识产权 (IP) 实现，支持在主

节点或从节点模式下配置的 Gen1 ×1、×2 和 ×4 初始通道宽度。欲了解更多信息，

请参考第 1-46 页中的 “PCI-Express 硬核 IP 模块 ”。

收发器体系结构

根据不同的器件封装，每个 Cyclone IV GX 器件均内嵌一个或两个收发器模块。每个

收发器模块均由四个位于器件左侧 ( 上模图 ) 的全双工 ( 发送器和接收器 ) 通道组成。

图 1-1 和图 1-2 显示了 Cyclone IV GX 器件中收发器模块的上模图以及相关的资源位

置。

图 1-1. Cyclone IV GX 器件中内嵌收发器通道的 F324 及更小器件封装

图1-1注释：

(1) 在 F169 以及更小的器件封装中，Channel 2 和 Channel 3 是不可用的。

MPLL_2

MPLL_1

Channel 3 (1)

Channel 2 (1)

PCIe

hard IP

F324 and smaller

packages

Channel 1

Channel 0

Transceiver

Block GXBL0

Calibration Block

第1章: Cyclone IV 收发器体系结构 1–3

收发器体系结构

Altera 公司 2011 年 11 月　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 Cyclone IV 器件手册，

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　卷 2

要了解关于收发器体系结构的详细信息，请参考以下部分的内容：

■ 体系结构概述 ( 第 1-4 页 )

■ 发送通道数据通路 ( 第 1-5 页 )

■ 接收通道数据通路 ( 第 1-11 页 )

■ 收发器时钟体系结构 ( 第 1-26 页 )

■ 收发器通道数据通路时钟 ( 第 1-29 页 )

■ FPGA 架构收发器接口时钟 ( 第 1-43 页 )

■ 校准模块 ( 第 1-45 页 )

■ PCI-Express 硬核 IP 模块 ( 第 1-46 页 )

图 1-2. Cyclone IV GX 中内嵌收发器模块的 F484 及更大器件封装

MPLL_8 GPLL_2

MPLL_7

Channel 3

Channel 2

F484 and larger

packages

Channel 1

Channel 0

MPLL_6

Not applicable in

F484 package

MPLL_5

Calibration Block

Channel 3

Channel 2

GPLL_1

PCIe

hard IP

Channel 1

Channel 0

Transceiver

Block GXBL0

Transceiver

Block GXBL1

1–4 第1章: Cyclone IV 收发器体系结构

体系结构概述

Cyclone IV 器件手册， Altera 公司 2011 年 11 月

卷 2

体系结构概述

图 1-3 显示了 Cyclone IV GX 收发器通道的数据通路。

每个收发器通道均由一个发送数据通路和一个接收数据通路组成。每个数据通路又由

以下两部分构成：

■ 物理介质附加子层 (PMA)— 包括 I/O 缓冲器的模拟电路、时钟数据恢复 (CDR)、串行

器 / 解串器 (SERDES) 以及用于优化串行数据通道性能的可编程预加重与均衡。

■ 物理编码子层(PCS)—包括兼容所支持协议的收发器中的数字功能的硬核逻辑实现。

FPGA 架构中的输出并行数据通过发送器 PCS 和 PMA 进行传输，并作为串行数据被发

送。接收到的输入串行数据通过接收器 PMA 和 PCS 传输到 FPGA 架构中。该收发器支持

下面的接口宽度：

■ FPGA 架构收发器 PCS—8、10、16 和 20 bit

■ PMA-PCS—8 或 10 bit

f 当对 PCIe 协议的实现配置收发器通道时，该收发器通道通过 PIPE 进行接口连接。 PIPE

兼容

PHY Interface for the PCI Express Architecture

规范的 2.00 版本。

图 1-3. Cyclone IV GX 器件中的收发器通道数据通路

Byte Serializer

8B/10B Encoder

Receiver Channel PCS Receiver Channel PMA

Transmitter Channel PCS Transmitter Channel PMA

Serializer

PCIe Hard IP

FPGA

Fabric

PIPE Interface

Tx Phase

Comp

FIFO

tx_datain

rx_dataout

tx_dataout

rx_datain

wr_clk rd_clk

Deserial-

izer

CDR

wr_clk rd_clk

Byte

De-

serializer

Byte

Order-

ing

Deskew

FIFO

8B/10B

Decoder

Rate

Match

FIFO

Word

Aligner

Phase

Comp

FIFO

第1章: Cyclone IV 收发器体系结构 1–5

发送通道数据通路

Altera 公司 2011 年 11 月　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 Cyclone IV 器件手册，

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　卷 2

发送通道数据通路

接下来的部分介绍了 Cyclone IV GX 发送通道数据通路的体系结构，如图1-3所示：

■ TX 相位补偿 FIFO

■ 字节串行器

■ 8B/10B 编码器

■ 串行器

■ 发送器输出缓冲器

TX 相位补偿 FIFO

当 ( 直接地或通过 PIPE 和 PCIe 硬核 IP) 连接发送通道至 FPGA 架构时，TX 相位补偿

FIFO 对低速并行时钟与 FPGA 架构接口时钟之间的相位差异进行补偿。FIFO 为 4 个字

深，有 2 到 3 个并行时钟周期间的延迟。图 1-4 显示了 TX 相位补偿 FIFO 的结构框

图。

1 FIFO 能够运行在寄存的模式中，在确定性延迟功能模式中只能产生一个并行时钟周期

的延迟。欲了解更多信息，请参考第 1-73 页的 “ 确定性延迟模式 ”。

f 欲了解关于 FIFO 时钟的详细信息，请参考第 1-43 页的 “FPGA 架构收发器接口时钟 ”。

字节串行器

字节串行器平分输入数据位宽，在满足最大 FPGA 架构频率限制的同时，实现了发送通

道在更高的数据速率下运行。在那些超过最大 FPGA 架构收发器接口时钟频率限制的配

置中，该模块是必需的，反之是可选的。

f 关于 FPGA 架构收发器接口频率规范的更多信息，请参阅第 1-43 页中的 “

Cyclone IV

Device Data Sheet

”。

图 1-4. TX 相位补偿 FIFO 结构框图

图1-4注释：

(1) 这里的 x 指的是所支持的 8、10、16 或者 20-bit 收发器通道宽度。

tx_phase_comp_fifo_error

TX Phase

Compensation

FIFO

wr_clk rd_clk

tx_datain[x..0]

(1)

Data output to

the byte serializer

or the 8B/10B encoder

评论收藏

内容反馈

Miss_若星

2020-03-06

确实是中文的资料，好多的中文文档压缩到了一个rar中，但不是对应那个英文的cyclone4-handbook.pdf的中文文档

go指点江山
上传者
2020-03-07

是对应的。评论者后来自己意识到是对应的了。还给我发消致歉了，消息如下：博主，刚刚下载了你上传的资料《CycloneIV器件手册（中文）-完整》，打开一看是分散的文件，就评论了一句说不是对应那个英文文档，结果仔细一看发现确实是对应的，那个评论我删不掉了，抱歉啊，你那儿要是可以删掉的话，就删去吧，实在不好意思，评论发的太草率了。
m0_37119291

2019-09-05

很好的资料，慢慢研究