vivado生成ddr容易出错的地方

vivado生成DDR容易出错的地方 在 Vivado 中生成 DDR 时，经常会遇到一些容易出错的地方，本文将对这些常见的问题进行总结和分析。 DDR 时钟问题 在 Vivado 中，生成 DDR 时，时钟问题是一个常见的问题。例如，在上面的例子中，input clock period 为硬件给的 100M 时钟，但是系统时钟却为 200M。这就需要使用 PLL 生成一个时钟，以解决时钟不匹配的问题。如果系统时钟为 200M，那么可以直接使用系统时钟。 bank 选择问题 在 Vivado 中，bank 选择也是一个容易出错的地方。在上面的例子中，芯片实际贴的 MT41K256M16HA-125，但是在原理图画的是 MT41K512M16HA-125。这导致 addr 为多一位，选择的 bank 也不同。因此，row+column 实际为 25 位，但是却用了 26 位。这就导致了 bit25 没有用。 DDR 容量问题 在 Vivado 中，DDR 容量也是一个容易出错的地方。在上面的例子中，DDR 容量为 2 片，并在一起使用，总容量为 1GB。这就导致无论读写，bit25 都没有写入到 DDR 中。 地址问题 在 Vivado 中，地址问题也是一个容易出错的地方。在上面的例子中，用户侧输入的地址，实际只有 25 位，而在 DDR 中却使用了 26 位。这就导致了实际的与自己写的不匹配，从而导致 DDR 测试不成功。 解决方法 为了解决这些问题，需要根据实际情况选择正确的时钟和 bank，并确保 DDR 容量正确。同时，也需要确保地址正确，并避免 bit25 没有用。 总结 在 Vivado 中生成 DDR 时，需要注意时钟问题、bank 选择问题、DDR 容量问题和地址问题。通过了解这些常见的问题，可以避免错误的发生，并确保 DDR 测试的成功。