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8B_10B编码器的设计及实现.pdf
8B_10B编码器的设计及实现.pdf
8b/10b
通信原理
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8B/10B编码器的设计与实现
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用于JESD204B中的编码技术，详细描述了8B/10B编码的技术原理和方法，以及相应的verilog代码，对于理解编码技术非常有用，对于设计基于JESD204B接口的serdes十分有用
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一篇讲解8B/10B编码的硕士论文，写的比较全面
8b、10b编码
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8b、10b编解码技术详解。详细描述8b/10b编码的方法，硬件实现方案
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Xilinx aurora 8b10b 协议，半导体行业硬件驱动接口开发编码协议。
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：本文档仅面向初学者。 1、 针对平台用的V6芯片型号新建一个ISE工程，工程中加入Aurora IP核，IP核的设置如下（当然也可以选择其他设置，以下均是针对本测试设置而言）
auroraIP核手册-FPGA开发-中英文对照pg046-aurora-8b10bEN_ZH.rar
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对于初学者或者开发FPGA光口通信会有一定的帮助
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8B/10B编码器设计，主要介绍如何设计，8B/10B编解码器，并告诉如何编码。
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8B/10B编解码模块设计
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完整的8B/10B编解码器设计。包括Verilog代码和VHDL代码。其中VHDL代码部分还有完整的TestBench。该设计基于组合逻辑，如果需要用到时序电路中，自己稍做修改即可。同时压缩包中还包含一张8B/10B的编解码码表。
基于PRBS检测的8B/10B编码器设计
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基于减少8B/10B编码器占用的逻辑资源和保证该编码器误码率为0的目的，采用查表法和组合逻辑实现相结合的方法设计实现了符合嵌入式互连规范RapidIO协议的8B/10B编码器，通过伪随机二进制序列（Pseudo Random Binary Sequence, PRBS）检测方法对该编码器进行验证。FPGA综合结果表明，该设计占用的LUT为32，占用较少的逻辑资源。采用PRBS-7测试结果表
基于FPGA的8B/10B编解码设计
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为提高8B/10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10B编解码方案相比，该方案是一种利用FPGA实现8B/10B编解码的模块方法，接收模块在收到外部发送的并行数据时，通过直接查找映射的方法转换成利于传输的串行信号。串行信号经串并行转换模块，将数据经10B/8B解码模块解码还原成原始数据。为了更好实现数据的传输，系统加入了极性偏差R
千兆以太网中的8B_10B编解码的CPLD实现技术[收集].pdf
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8B_10B解码器的设计
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8B_10B解码器的设计，描述了8B_10B编码的原理
8B/10B编解码的IP核设计
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研究了8B/10B编码的编码特点和内在相关性，并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法，将其嵌入到FPGA中或设计成ASIC，可构成一个资源使用少、速度快、可靠性高的IP核。文中着重介绍8B/10B编解码总体设计方案，详细描述其内部工作原理和实现。最后给出在Altera公司软件平台Quartus II上进行EDA的综合和仿真结果。
Turbo码编码器的FPGA设计与实现.pdf
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JPEG2000 MQ编码器的设计与实现
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提出了一种JPEG2000 MQ编码器的硬件设计方案。通过状态更新超前预测、前导零检测、重归一化超前预测等方法以及字节输出的改进处理，使MQ编码器的工作速率可达1CxD/cycle。同时对各流水段中的路径进行优化改进，提高了系统的最高时钟频率。采用Verilog语言进行RTL级描述，并在Altera的FPGA上进行了仿真验证。结果表明，在Altera的EP2S60F67214上，该MQ编码器的最高
Xilinx Aurora 8B_10B IP核详解和仿真.pdf
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Xilinx Aurora 8b/10b IP核的详解，对IP核的配置和如何仿真有非常详细的说明，除了对IP核官方文档的内容进行了解析以外，对GTX引脚的选择等比较容易混淆和不好理解的地方进行了说明。对IP核的仿真以及如何修改源码和约束文件以用于实际工程进行了简要说明
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