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; Legal Partition Candidates ;
+-----------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ;
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按键计数器+按键去抖(Verilog HDL)
共110个文件
cdb:11个
hdb:10个
ddb:8个
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2018-05-10
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基于Quartus13.0的EDA实验程序, 1. 设计一个10进制计数器,用七段数码管显示计数器的数值, 以开发板上1个按键作为计数器的时钟输入,按键每按动 一次,相当于产生“一个时钟脉冲”,观察开关抖动情况。 2. 设计一个去抖电路,按键信号经去抖以后再作为计数器的 时钟输入,观察去抖效果。
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按键计数器+按键去抖(Verilog HDL) (110个子文件)
EDA200532_0202.vpr.ammdb 393B
EDA200532_0202.root_partition.cmp.ammdb 374B
EDA200532_0202.map.ammdb 123B
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EDA200532_0202.root_partition.map.cdb 5KB
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EDA200532_0202.db_info 140B
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EDA200532_0202.sta.rdb 28KB
EDA200532_0202.cmp.rdb 18KB
EDA200532_0202.routing.rdb 4KB
EDA200532_0202.asm.rdb 1KB
EDA200532_0202.map.rdb 1KB
EDA200532_0202.lpc.rdb 399B
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README 653B
EDA200532_0202.sta.rpt 234KB
EDA200532_0202.fit.rpt 115KB
EDA200532_0202.map.rpt 23KB
EDA200532_0202.flow.rpt 8KB
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EDA200532_0202.asm.rpt 7KB
EDA200532_0202.sld_design_entry_dsc.sci 202B
EDA200532_0202.sld_design_entry.sci 202B
EDA200532_0202_vhd.sdo 38KB
EDA200532_0202_8_1200mv_85c_vhd_slow.sdo 38KB
EDA200532_0202_8_1200mv_0c_vhd_slow.sdo 38KB
EDA200532_0202_min_1200mv_0c_vhd_fast.sdo 37KB
EDA200532_0202.sft 395B
EDA200532_0202.root_partition.map.hbdb.sig 32B
EDA200532_0202.fit.smsg 703B
EDA200532_0202.sof 350KB
EDA200532_0202.sta.summary 2KB
EDA200532_0202.fit.summary 624B
EDA200532_0202.map.summary 482B
EDA200532_0202.syn_hier_info 0B
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