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ALTERA FIFO IP核使用verilog代码 评分:

FIFO,在FPGA中是一种非常基本,使用非常广泛的模块。FPGA高手可能觉得不值一提,但对于像我这样的新手,有时却是个大问题,弄了一个多月,总算有所进展,希望把自己的一些总结写下来,一方面希望对其他入门者有所帮助,另一方面希望看到的高手们批评指正。
2019-01-07 上传大小:155KB
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同步FIFO和异步FIFO的Verilog实现
verilog基础篇RAM IP核的使用
Verilog设计的原则和技巧和IP核的使用
FIFO IP核的调用及仿真

开发流程http://www.cnblogs.com/noticeable/p/7255971.html

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基于Verilog的同步FIFO的设计(例化IP core)

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基于VHDL语言的同步FIFO设计

基于VHDL语言的同步FIFO设计,附有TESTBENCH文件和Modelsim仿真脚本

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Xilinx ISE fifo ip核的使用

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ise中FIFOIP核使用

该文档描述了ise调用FIFOIP核的使用方法,有图文教程。

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使用Modelsim独立仿真Altera IP核

使用Modelsim独立仿真Altera IP核,结合modelsim的do命令进行使用

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