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vhdl语言设计猜数字游戏 评分:

用vhdl语言设计猜数字游戏,可产生四位随机数,可以提示所采数字与随机数相比是大了还是小了
2014-06-07 上传大小:1.21MB
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评论 共2条

weixin_39170573 还可以吧 感觉
2017-10-31
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zpfzyp 挺好的,程序都有
2014-07-29
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用FPGA实现数字跑表功能

利用VerilogHDL语言在FPGA开发板上面实现利用数码管显示0到99的跑表功能。

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FPGA三位数字 VHDL语言实现

FPGA猜三位数字 VHDL语言实现,使用 quartus 9.1 编写的代码,该软件打开可直接进行上板测试,稍微修改代码可进行仿真。

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C++猜数字(文曲星游戏)
数字跑表的verilog实现
vhdl语言编写数字小游戏

猜数字 vhdl 数字系统设计 通常由两个人玩,一方出数字,一方猜。出数字的人要想好一个没有重复数字的4位数,不能让猜的人知道。猜的人就可以开始猜。每猜一个数字,出数者就要根据这个数字给出几A几B,其中A前面的数字表示位置正确的数的个数,而B前的数字表示数字正确而位置不对的数的个数。

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打地鼠游戏设计程序VHDL

本设计灵感来源于文曲星上风靡一时的打地鼠游戏,旨在一方面作为娱乐游戏,同时可以锻炼人的反应速度。游戏开始后4*4的点阵中每隔一定秒数(由设计难度决定)会随机点亮一盏,以供选手进行游戏。当一盏灯点亮时,在下一盏灯亮之前按下对应的键盘即可得分,否则失分。游戏开始时难度初始值可设定,随后进行一分钟倒计时,一旦为0游戏结束。 在规定时间内得分最高者胜出。

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vhdl实现简单打地鼠游戏机

vhdl实现简单打地鼠游戏机,北邮数电综合试验,功能齐全,验收通过,代码简单易懂

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北邮大二下数电VHDL实验报告

1.用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。 3.用3线-8线译码器(74LS138)和逻辑门设计实现函数F,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 5.用VHDL语言设计实现一个4选1的数据选择器;一个8421码转换为格

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基于Verilog的FPGA 数字跑表

支持一小时正数倒数计时,具有蜂鸣器秒响功能,暂停开始功能等

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VHDL语言设计数字跑表的源代码

VHDL语言设计数字跑表的源代码,通过VHDL语言实现数字跑表的功能

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verilog 实现数字跑表

如果你是肥大学子,在做verilog课程设计,不用再看了,这就是你需要的! 此版本word内部的程序皆已经敲好了。经过自己验证完全能用。 功能描述:此数字跑表由三个按键控制,按键功能如下: SW1:实现暂停、开始以及数据的保存 SW2:实现清零 SW3:实现已保存数据的显示

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百分秒数字跑表,数码管显示

数字跑表具有复位、暂停、秒表计时等功能。3个输入端为时钟输入(clk)、复位(clr)、启动与暂停(pause)按键。

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用VHDL实现乒乓游戏机

状态机可以说是一个广义时序电路,触发器,计数器,移位寄存器等都算是它特殊功能类型的一种。实际时序电路中的状态数是有限的,因此又叫做有限状态机。用VHDL设计状态机不必知道其电路的具体实现的细节,而只需要在逻辑下加以描述,因此简单而好用。 本文在有限状态机的知识上设计了一个简单的乒乓游戏机,它可以完成游戏双方两人的发球,击球,以及自动记分功能,本文主要是介绍思路,原理,主要阐述状态机/球台控制器与记分器的设计,并通过仿真图形验证了其可行性。

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用VHDL语言实现简易乒乓游戏机的设计(代码加报告)

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