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U N I V E R S I T Y
课程设计报告
课程名称：数字逻辑与数字系统课程设计
设计题目：模型计算机设计与实现
指导教师：
学生姓名： 学号：
班 级：
专 业：计算机科学与技术
设计日期：2022 年 9 月
东北大学课程设计报告 任务书
I
课程设计任务书
课程设计题目：模型计算机设计与实现
一、设计目的
(1) 掌握模型计算机的工作原理。
(2) 在 Vivado 2018.3 环境下，熟练使用 Verilog 完成功能模块和系统编程。
(3) 在 ModelSim 环境下，熟练使用 Verilog 完成功能模块和系统的仿真。
(4) FPGA 开发板 NEXYS4 DDR，芯片为 XILINX 的
XC7A100T-1CSG324C，完成功能模块和系统的下载和调试。
二、设计任务和要求
用所学数字逻辑和数字系统的知识，以及 Verilog 语言设计“模型计算
机”，用 ModelSim 实现功能模块仿真和系统仿真，用 FPGA 开发板完成功能
模块和系统的仿真和下载调试。
第 1 阶段完成选题，规划系统功能；
第 2 阶段完成功能模块设计、仿真和下载调试；
第 3 阶段完成系统设计、仿真和下载调试；
第 4 阶段书写课程设计报告。
基本要求
根据图1的8位模型计算机框图的工作原理，实现10个以上功能模块设计、
仿真和调试，以及系统设计、仿真和调试。
8位模型计算机需设计4条指令：数据传送、加法、减法、暂停。
总线结构是单总线，数据总线位数8位、地址总线最少是3位。
存储器容量最少是7x8位。
操作码、操作数自行设计。
东北大学课程设计报告 任务书
I
课程设计任务书
课程设计题目：模型计算机设计与实现
扩展任务
根据掌握的数字系统设计知识和能力，在基本要求的基础上自行扩展系统
功能。也可以选择如下一个或一个以上的扩展功能。
(1) 改变系统结构，例如，取消图1中的内部数据总线。
(2) 在8位模型计算机结构基础上增加指令，例如：逻辑运算、乘法等。
(3) 将单总线结构改为双总线。
(4) 将数据总线位数从8位增加到16位。
(5) 存储器用RAM或双端口存储器。
(6) 将累加器改为寄存器组。
图1 8位模型计算机框图
东北大学课程设计报告 摘要
II
摘要
本设计将自顶向下地进行模型计算机设计，完成了系统设计、功能模块设计和仿真、
系统设计与仿真，实现了功能模块和系统的下载和调试。加深了对“数字逻辑与数字系
统”知识的理解，强化了理论知识，掌握了的实践和应用。
在 Vivado 2018.3 环境下，采用 Verilog 语言构建算术逻辑运算单元、累加器、控制
器、地址寄存器、程序计数器、数据寄存器、存储器、存储器选择器、节拍发生器、时
钟信号源、指令寄存器、指令译码器和数码管显示器等功能模块，以及 8 位模型计算机
系统。在 ModelSim 仿真环境下，完成功能模块，以及模型系统仿真。
功能模块主要有：节拍产生器 PLUSEGEN、控制器 CTRL、算术逻辑运算单元
ALU、累加器 ACC、地址寄存器 MAR、程序计数器 PC、数据寄存器 DR、存储器
RAM、分频器 CLK_hp、指令寄存器 IR 等。
在满足基本要求的前提下，进行了进一步的功能扩充，指令集包含算术指令加减乘
除、逻辑指令与及异或、存取操作指令、转移指令左移右移和停机指令等共计 10 条。
将总线进行合并：除地址总线外，全部功能模块共用一条总线。
关键词：Vivado 2018.3, 8 位模型机, Verilog 语言
东北大学课程设计报告 目录
III
目录
课程设计任务书 .................................................................................................................i
摘要 ....................................................................................................................................ii
第 1 章 绪论.......................................................................................................................1
1.1 模型计算机简介..................................................................................................1
1.2 设计主要内容.......................................................................................................1
1.2.1 设计指标...................................................................................................1
1.2.2 设计思路...................................................................................................2
第 2 章 系统设计...............................................................................................................3
2.1 模型计算机原理..................................................................................................3
2.2 模型计算机组成..................................................................................................3
2.2 模型计算机的指令系统设计...............................................................................4
第 3 章 功能模块设计与仿真.........................................................................................10
3.1 累加器 ACC .......................................................................................................10
3.1.1 累加器的 Verilog 设计 ...........................................................................11
3.1.2 累加器的仿真..........................................................................................12
3.2 算数逻辑运算单元 ALU ...................................................................................13
3.2.1 算数逻辑运算单元的 Verilog 设计 .......................................................13
3.2.2 算数逻辑运算单元的仿真......................................................................14
3.3 时钟信号源 CLK_SOURCE..............................................................................16
3.3.1 时钟信号源的 Verilog 设计 ...................................................................16
3.3.2 时钟信号源的仿真..................................................................................17
3.4 操作控制器 CTRL .............................................................................................18
3.4.1 操作控制器的 Verilog 设计 ...................................................................18
3.4.2 操作控制器的仿真..................................................................................21
3.5 数据寄存器 DR ..................................................................................................26
3.5.1 数据寄存器的 Verilog 设计 ...................................................................26
3.5.2 数据寄存器的仿真..................................................................................27
3.6 指令寄存器 IR....................................................................................................29
