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2013-07-27 上传大小:17.8MB
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评论 共36条

dugumuyang 资源有用,正在学习
2019-08-15
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areslook 乱七八糟的,一星都不想给
2017-04-05
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u014033632 好多资料,需要花时间慢慢看,棒棒的
2016-12-23
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suisou 资料很全,有中文,也有英文的,,关键还是要具体与开发软件结合就好了,
2016-07-15
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firstlai 东西很杂, 没什么X用
2016-07-12
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daisg 好东西,值得学习!
2016-07-10
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u013092775 资料还可以吧
2016-04-27
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qj762827135 东西不错,入门用
2016-03-24
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wenyuzi 内容很全,谢谢!
2015-10-10
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ljl2060180 东西还行,如果能把问题常见再讲解下就好了
2015-09-28
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apb总线timer的verilog

是基于apb总线下的timer外设的rtl代码,主要包括apb_timer的master逻辑verilog,以及相应的开发文档,包括寄存器的描述,功能特性等。

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Testbench 不仅要产生激励也就是输入,还要验证响应也就是输出。当然也可以只产生 激励,然后通过波形窗口通过人工的方法去验证波形,这种方法只能适用于小规模的设计。 在 ISE 环境中,当前资源操作窗显示了资源管理窗口中选中的资源文件能进行的相关操 作。在资源管理窗口选中了testbench 文件后,在当前资源操作窗显示的ModelSim Simulator 中显示了4 种能进行的模拟操作,分别是:Simulator Behavioral Model(功能 仿真)、Simulator Post-translate VHDL Model(翻译后仿真)、Simulator Post-Map V

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