基于FPGA的32位除法器设计

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摘 要:介绍了一种使 用可编程逻辑 器件 FPGA和 VHDL语 言实现 32位除法器的设计方法。该 除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。除法器采用节省 FPGA逻辑资源的 时序方式设计,主要由移位 、比较和减法三种操作构成。由于优化 了程序结构,因此程序浅显易懂 ,算 法简单 ,不需要分层次分模块进行。并使 用 Altera公 司的 QuartusⅡ软件对该除法器进行编译、仿真, 得 到 了完全 正确 的 结果
研究与设计 信息化研究 2010年3月 4.0us 8.0ug 12. E 9 3.2n 囝回①2Xx5xx如①③①⑥娅通如四烟厘版 0X1 团muth同 E233X45X8X0X2XXX8xXX5为YXX45X②X3a 图232位无符号数除法仿真图 48.pus .0 Ous 54 6. us 60.9us X1X-50X-4X 照b 9 13X1X17X121X23 youwe 国yhm【8X7米X5可K16XX6X5米XX-22X 图332位有符号数除法仿真图 3结束语 31刘志刚,江旭东,郑关东.棊于SRT算法的单精度浮点除 在FPGA的设计中,要关心两个参数:逻辑资源的 法器[J].电子技术应用,2007,33(10):56-58 占用率和速度7]。本文给出的32位除法器占用的逻4潘明,许勇,基于加减交替法除法器的FecA设计与实现 辑资源较少;而速度主要取决于系统时钟,如果系统时 ].微讦算机信息、,2008,24(92):141-143 钟为50MHz,则完成32位数除法所需时间不到1μs [5]基于 VHDL的8位除法器的实现J].微计算机信息 2006,22(123):277-278 文中有关代码均经 Quartus d编译通过可以用于实际6]姜咏江基于Quas的计算机核心设计[M].北京: 系统设计。 华大学出版社,2006 参考文献 [7]张静亚.FPGA系统设订中资源分配的分析和研究[门。信 息化研究,2009,35(3):37-39 [1]朱卫华,郑留平.可任意设置计算精度的整数除法器的设 周殿凤(1978-),女,硕士,讲师,主要从事电子方面的教学 计[J].国外电子测量技术,2008,27(2):16-18 与研究。 [2]栗素娟,阎保定,朱清智.基于FPCA的快速浮点除法器I 核的实现[J].河南科技大学学报:自然科学版,2008,29 Design of a 32-bit Divider Based on FPGA ZHOU Dianfeng, WANG Junhua ( Yancheng Normal University, Yancheng 224002, China) Abstract: This paper introduces a method of designing a 32-bit divider based on the programmable logic device FPGa and VhDL language. The divider can operate with sign decimal and unsign decimal. The divider is designed by timing sequence method which saves Les. Shifting, comparing and subtraction are main opera tions in the design. Because the program is optimized, the language is easy to read and understand. The arith metic is simple and the division isn't achived by module and hiberarchy Using Quartus l of altera, accurate compiling is carried out and waveforms are provided Keywords: FPGA; VHDL; divider; subtration; shift

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    ueiia 程序简单能看懂,还不错
    2014-07-12
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    iamzhangzhuping 嗯!不错!给了点启发
    2014-05-31
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