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基于FPGA的数字频率计设计

本文要设计一个8位十进制数字频率计,需要由四种器件来组成,即:测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计,所以计数器CNT10需用8个,7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此,测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK,一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。 如CLKK的输入频率为1HZ,则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号,可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数,低电平时停止计数,并保持所计的数。
2009-06-09 上传大小:126KB
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评论 共4条

aergenei 尝试过了,对我有些帮助,谢谢
2014-08-20
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bbsgfl 尝试过了,对我的整体实验有一定的提高
2014-08-09
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w6955 学习了,还不错。
2014-05-30
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