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基于FPGA的数字频率计设计 评分:

本文要设计一个8位十进制数字频率计,需要由四种器件来组成,即:测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计,所以计数器CNT10需用8个,7段显示LED7也需用8个. 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。 为此,测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK,一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。 如CLKK的输入频率为1HZ,则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号,可以作为闸门信号用。由它对频率计的每一个计数器 的使能端进行同步控制。当CNT_EN高电平时允许计数,低电平时停止计数,并保持所计的数。
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2009-06-09 上传大小:126KB
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评论 共4条

aergenei 尝试过了,对我有些帮助,谢谢
2014-08-20
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bbsgfl 尝试过了,对我的整体实验有一定的提高
2014-08-09
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w6955 学习了,还不错。
2014-05-30
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u012917739 尝试过了,对我有些帮助,谢谢
2013-12-16
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FPGA数字频率计设计中英对照外文文献翻译毕业设计论文人工翻译原文

基于FPGA的等精度数字频率计的设计相关中英对照外文文献翻译毕业设计论文高质量人工翻译原文带出处

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基于FPGA的数字频率计设计与实现

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基于FPGA数字频率计

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基于FPGA的数字频率计(ISE工程)

根据全国大学生电子设计竞赛题目《简易数字频率计》的要求设计,测量范围0-1Mhz ,测量精度满足题目中要求, 所用开发板为 xilinx spartan 3ES。具体设计过程可以参考博客 。http://blog.csdn.net/li200503028

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基于labview虚拟频率计的设计

基于labview虚拟频率计的设计,讲述了如何利用labview设计频率计,很实用哦

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基于STM32高精度频率计的设计。 这是我自己采用STM32的定时器外部计数模式,考虑到了计数溢出中断。开设1s的时钟窗口。数据均通过MATLAB二次拟合处理过,以纠正误差。理论上可以测到1hz-无穷的频率范围(但在本实验中只是测到了1Mhz.对1Mhz以上数据并没进行数据拟合,故认为不在指标内),分辨率为1Hz(因为是开了1s的时间窗口,时间窗口越大,分辨率越高)高精度频率计。避免了输入捕获受输入时钟的大小限制。自己设计的方案。当然数据拟合部分还能分段拟合,精度就更高了。 STM32 频率计 单片机 外部计数。

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基于FPGA的数字频率计 测频,测占空比,测相位差

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基于51单片机的数字频率计及proteus仿真

基于51单片机的较为完美的数字频率计设计,测量范围:10Hz~100000Hz。程序利用proteus仿真,文件包含仿真文件以及程序源码。

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基于FPGA数字频率计设计

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基于FPGA数字频率计设计

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