硬件工程师笔试题
一、电路分析：
1、竞争与冒险
在组合逻辑中，在输入端的不同通道数字信号中经过了不同的延时，导致到达该门的时间不
一致叫竞争。因此在输出端可能产生短时脉冲（尖峰脉冲）的现象叫冒险。
常用的消除竞争冒险的方法有：输入端加滤波电容、选通脉冲、修改逻辑设计等。
2、同步与异步
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的
状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触
发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。
异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步
同步就是双方有一个共同的时钟，当发送时，接收方同时准备接收。异步双方不需要共同的
时钟，也就是接收方不知道发送方什么时候发送，所以在发送的信息中就要有提示接收方开
始接收的信息，如开始位，结束时有停止位
3、仿真软件：Proteus
4、Setup 和 Hold time
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器
的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿
有效）T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不
能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是
指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同
样不能被打入触发器。
5、IC 设计中同步复位与异步复位的区别
同步复位在时钟沿采集复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条
件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系
不确定，也可能出现亚稳态。
6、常用的电平标准
TTL： transistor-transistor logic gate 晶体管－晶体管逻辑门
CMOS：Complementary Metal Oxide Semiconductor互补金属氧化物半导体
LVTTL(Low Voltage TTL)、LVCMOS(Low Voltage CMOS)：3.3V、2.5V
RS232、RS485
7、TTL 电平与 CMOS 电平
TTL 电平和 CMOS 电平标准
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