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VHDL 基于CPLD 电子钟 评分:

VHDL语言编制 数字钟,从00:00:00:00点计到23:59:59:99 调整时间 闹钟设置,可以设置3个闹钟
2009-10-13 上传大小:11KB
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基于cpldvhdl电子钟

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基于Quartus Ⅱ的FPGACPLD数字系统设计实例

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FPGA/CPLD边练边学—快速入门Verilog/VHDL

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基于FPGA与VHDL的数字系统设计——打地鼠

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