计算机组成原理第二版课后习题答案全_唐朔飞 (2)

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计算机组成原理第二版课后习题答案全_唐朔飞 (2)
第章计算机的发展及应用 1.通常计算机的更新换代以什么为依据? 答:P22 主要以组成计算机基本电路的元器件为依据,如电子管、品体管、集成电路等。 2.举例说明专用计算机和通用计算机的区别。 答:按照计算机的效率、速度、价格和运行的经济性和实用性可以将计算机划分为通用计算机和 专用计算机。通用计算机适应性强,但牺牲了效率、速度和经济性,而专用计算机是最有效、最 经济和最快的计算机,但适应性很差。例如个人电脑和计算器 3.什么是摩尔定律?该定律是否水远效?为什么? 答:P23,否,P36 第章系统总线 1.什么是总线?总线传输有何特点?为了减轻总线负载,总线上的部件应具备什么特点? 答:P41.总线是多个部件共享的传输部件。 总线传输的特点是:某一时刻只能有一路信息在总线上传输,即分时使用 为了诚轻总线负载,总线上的部件应通过三态驱动缓冲电路与总线连通 A.为什么要设置总线判优控制?常见的集中式总线控制有几种?各有何特点?哪种方式响应时 间最快?哪种方式对电路故嫜最敏感? 答:总线判优控制解决多个部件同时申请总线时的使用权分配问题 常见的集中式总线控制有三种:链式查询、计数器定时查询、独立请求 特点:链式査询方式连线简单,易」扩充,对电路故障最敏感:计数器定时查询方式优先级 设置较灵活,对故障不敏感,连线及控制过程较复杂;独立请求方式速度最快,但硬件器件用量 大,连线多,成本较高。 解释下列概念:总线宽度、总线带宽、总线复用、总线的主设备(或主模块)、总线的从设各 或从模块)、总线的传输周期和总线的通信控制。 答:P46 总线宽度:通常指数据总线的根数; 总线带宽:总线的数据传输率,指单位时间内总线上传输数据的位数; 总线复用:指同一条信号线可以分时传输不同的信号 总线的主设各(主模块):指一次总线传输期间,拥有总线控制权的设各(模块); 总线的从设备(从模块):指一次总线传输期间,配合主设备完成数据传输的设备(模块), 它只能被动接受主设备发来的命令 总线的传输周期:指总线完成一次完整而可靠的传输所需时间; 总线的通信控制:指总线传送过程中双方的时间配合方式。 6.试比较同步通信和异步通信 答:同步通信:指由统一时钟控制的通信,控制方式简单,灵活性差,当系统中各部件工作速度 差异较大时,总线工作效率明显下降。适合于速度差别不大的场合 异步通信:指没有统一时钟控制的通信,部件间采用应答方式进行联系,控制方式较冋步复 杂,灵活性高,当系统中各部件工作速度差异较大时,有利于提高总线工作效率。 8.为什么说半同步通信同时保留了同步通信和异步通信的特点? 答:半同步通信既能像同步通信那样由统一时钟控制,乂能像异步通信那样允许传输时间不一致, 因此工作效率介于两者之间。 10.为什么要设置总线标准?你知道目前流行的总线标准冇哪些?仆么叫 plug and play?哪些 总线有这一特点? 答:总线标准的设置主要解决不同丿家各类模块化产品的兼容问题; 目前流行的总线标准有:ISA、EISA、PCI等; plug and play:即插即用,E1sA、PCI等具有此功能。 个具有双向传输功能的总线逻辑图 答:在总线的两端分别酩置三态门,就可以使总线具有双向传输功能。 至 12.设数据总线上接有A、B、C、D四个寄存器,要求选用合适的74系列芯片,完成下列逻辑设 计 (1)设计一个电路,在同一时间实现D→A、D→B和D→C寄存器间的传送 (2)设计一个电路,实现下列操作 0时刻完成D→总线; T1时刻完成总线→A T2时刻完成A→总线; T时刻完成总线→B。 解:(1)由T打开三态门将D寄存器中的内容送至总线bus,由cp脉冲同时将总线上的数据打 入到A、B、C寄存器中。T和cp的时间关系如图(1)所示。 脉冲 总线 三态门 」L 图(1) (2)三态门1受T0-T1控制,以确保T0时刻D→总线,以及T1时刻总线→接收门1→A 三态门2受T2+控制,以确保T2时刻A→总线,以及T3时刻总线→接收门2→B。T0、T1、 T2、T3波形图如图(2)所小 A 接收门1 三态门2 72+73 73 BUS 个 三态`」1 接收门2 1017 D B 图(2) 第章 3.存储器的层次结构主要休现在什么地方?为什么要分这些层次?计算机如何管理这些层次? 答:冇储器的层次结构主要体现在 Cacho-主有和主存-辅有这两个存储层次上。 Cache-主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,CPL 访存蘧度加快,接近于 Cache的速度,而寻址空冋和位价却接近于主存。 存-辅存层次在存储系统屮要起扩容作用,即从稈序员的角度看,他所使用的存储器其 容量和位价接近于辅存,而速度接近于主存。 综合上述两个冇储层次的作用,从整个冇储系统来看,就达到了速度快、容量人、位价低的 优化效果。 主存与CACE之间的信息调度功能全部由使件自动完成。而主存与辅存层次的调度目前广泛 采用拟存储技术实现,即将存与辅存的一部分通过软硬结合的技术组成虚拟存储器,程序员 可使用这个比主存实际空间(物堐地址空间〕大得多的虚拟地址空间(逻辑地址空间)编程,当 程序运行时,再由软、硬件白动配合完成虚拟地址空间与主存实际物理空间的转挨。因此,这两 个层次上的调度或转换操作对于程序员来说都是透明约。 1.说明存取周期和存取时间的区别 解:存取周期和存取时间的主要区别是:存取时间仪为完成一次操作的时间,而存取周期不仪包 含操作时间,还包含操作后线路的恢复时间。即: 存取周期=存取时间+恢复时间 5.什么是冇储器的带宽?若存储器的数据总线宽度为32位,存取周期为200ns,则存储器的带 宽是多少? 解:存储器的带宽指单位时间内从存储器进出信息的最大数量 存储器带宽=1/200ns×32位=160M位/秒=20MB/秒=5M字/秒 注意:字长32位,不是16位。(注:1ns=10°s) 6.某机字长为32位,其存储容量是64KB,按字编址它的寻址范围是多少?若主存以字节编址, 试画出主存字地址和字节地址的分配情况 解:存储窣量是64KB时,按字节编址的寻址范围就是64K,如按宁编址,其寻址范围为 64K/(32/8)=16K 主存字地址和字节地址的分配情况:(略)。 个容量为16K×32位的存储器,其地址线和数据线的总和是多少?当选用下列不同规格的 存储芯片时,各需要多少片? IK×4位,2K×8位,4K×4位,16K×1位,4K×8位,8K×8位 解:地址线和数据线的总和=14+32=46根 选择不同的芯片时,各需要的片数为 1K×4:(16K×32)/(1K×4)-16×8-128片 2K×8:(16K×32)(2K×8)=8×4=32片 4K×4:(16K×32)/(4K×4)=4×8=32片 16K×1:(16K×32)/(16K×1)=1×32=32片 4K×8:(16K×32)/(4K×8)=4×4=16片 8K×8:(16K×32)/(8K×8)=2×4=8片 8.试比较静态RAM和动态RAM 答:略。(参看课件) 9.什么叫刷新?为什么要刷新?说明刷新有几种方法。 解:刷新:对DRAM定期进行的全部重写过程; 刷新原因:因电容泄漏而引起的DRAM所存信息的衰减需要及时补充,因此安排了定期刷新 操作; 常用的刷新方法有三种:集中式、分散式、异步式。 集中式:在最大刷新问隔时问內,集中安排一段时间进行刷新,存在CPU访存死时问。 分散式:在每个读/写周期之后插入一个刷新周期,无CPU访存死时间 异步式:是集中式和分散式的折衷 10.半导体存储器芯片的译码驱动方式有几种? 解:半导体存储器芯片的讦码驱动方式有两种:线选法和重合法。 线选法:地址译码信号只选屮冋一个字的所有位,结构简单,费器材 亘合法:地址分行、列两部分译杩,行、列译杩线的交义点即为所选单元。这种方法通过 行、列译码信号的重合来选址,也称矩阵译码。可人人节省器材用量,是最常用的译码驱动方式。 11.一个8K×8位的动态RAM芯片,其内部结构排列成256×256形式,存取周期为0.1μs。试 问采用集屮刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少? 解:采用分散刷新方式刷新间隔为:2ms,其中刷新死时间为:256×0.1s=25.6s 采用分散刷新方式刷新间隔为:256×(0.1+×0.1s)=51.2μs 采用异步刷新方式刷新问隔为:2ms 12.画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分 成4个页面,每个页面分16组,指出共需多少片存储芯片 解:设米用SRAM芯片,则: 总片数=(64K×8位)/(1024×4位)=64×2=128片 题意分析:本题设计的存储器结构上分为总休、页面、组三级,因此画图时也应分三级画 首先应确定各级的容量 页面容量=总容量/页面数=64K×8/4=16K×8位,4片16K×8字串联成64K×8 组容量=页面容量组数=16K×8位/16=1K×8位,16片1KX8位字串联成16K×8 位 组内片数=组容量/片容量=1K×8位/1K×4位=2片,两片1K×4位芯片位并联成 1K×8位 存储器逻辑框图:(略) 13.设有一个64K×8位的RM芯片,试问该芯片共有多少个基本单元电路(简称存储基元)? 欲设计一种具有上述同样多存储基元的芯片,要求对芯片字长的选择应满足地址线和数据线的总 和为最小,试确定这种心片的地址线和数据线,并说明有几种解答。 解:存储基元总数-64K×8位-512K位-2位 思路:如要满足地址线和数据线总和最小,应尽量把存储元安排在字向,因为地址位数和 字数成2的幂的关系,可较好地压缩线数。 解:设地址线根数为a,数据线根数为b,则片容量为:2×b-23;b-2l; 若a=19,b=1,总和=19+1=20 a=18,b=2,总和=18+2=20 a=17,b=4,总和=17+4=21; a=16,b=8,总和=16+8=24; 山上可看出:片字数越少,片字长越长,引脚数越多。片字数减1、片位数均按2的幂变 结论:如果满足地址线和数据线的总和为最小,这种芯片的引脚分配方案有两种:地址线 9根,数据线=1根;或地址线=18根,数据线=2根。 14.某8位微型机地址码为18位,若使用伾×位的RAM芯片组成模块板结构的存储器,试问 (1)该机所允许的最大主存空间是多少? (2)若每个模块板为3K×8位,共需几个模块板? (3)每个模块板内共有几片RM芯片? (4)共有多少片RAM? (5)CPU如何选择各模块板? 解:(1)该机所允许的最大主存空间是:28×8位=256K×8位=256KB (2)模块板总数-256K×832K×8-8块 (3)板片数=32K×8位/4×4位=8×2=16片 (4)总片数=16片×8=128片 5)CPU通过最高3位地址译码输岀选择板,次髙3位地址译码输岀选择芯片。地址格式 分配妇下 模板号(位) 芯片号(位) 片内地址(位) 15.设CPU共有16根地址线,8根数据线,并用 (低电平有效)作访存控制信号 作读与命令信号(高电平为读,低电平为写)。现有下列存储芯片:ROM(2K×8位,4K×4位, 8K×8位),RAM(IK×1位,2K×8位,1K×8位),及71138译码器和其他门电路(门电路自定) 试从上述规柊中选用合适芯片,画出CPU和存储芯片的连接图。要求 (1)最小4K地址为系统程序区,409616383地址范围为用户程序区; (2)指出选用的存储芯片类型及数量; (3)详细画出片选逻辑。 解:(1)地址空间分配图: 系统程序区(ROM共4KB):0000 H-OFFFH 用户程序区(RAM共12KB):1000H-FFFH 2)选片:ROM:选择4K×4位芯片2片,位并联 RM:选择4×8位芯片3片,宇串联(RM1地址范围 为:1000H-1FFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:3000H-3FFFH) (3)各心片二进制地址分配如下 415A14213512A11A10A968765|MA3A2A1A0 ROM,20000000000000000 0 RAMI0001000000000000 0|0 RAM 00 0000000000 0 111 111 11111 RAM 000000 0 CPU和存储器连接逻辑图及片选逻辑如下图(3)所示 图( 16.CPU假设同上题,现有8片8K×8位的RAM芯片与CPL相连,试回答: (1)用74138译码器画出CPU与存储芯片的连接图 (2)写出每片RAM的地址范围; (3)如果运行时发现不论往哪片RAM写入数据后,以A000H为起始地址的存储芯片都有与 其相同的数据,分析故障原因 (4)根据(1)的连接图,若岀现地址线A13与CPU断线,并搭接到高电平上,将出现什 么后果? 解:(1)CPU与存储器心片连接逻辑图 (2)地址空间分幽图 RAMO: 0000H-1FFFH RAMI: 2000H-3FFFH RAM2: 4000H-5FFFH RAM3: 6000H-7FFFH RAMA: 8000H-9FFFH RAM5: A000H-BFFFH RAM6: CO00H-DFFFH RAM7: E000H-FFFFH (3)如果运行时发现不论往哪片RM写入数据后,以M00OH为起始地址的存储芯片(RAM5) 都有与其柑同的数据,则根本的故障原因为:该存储芯片的片选输入端很可能总是处于低电平 假设芯片与译码器本身都是好的,可能的情况有: 1)该片的CS端与端错连或短路 2)该片的-CS端与CPU的-MREQ端错连或短路: 3)该片的-CS端与地线错连或短路。 (4)如果地址线A13与CPU断线,并搭接到高电平上,将会出现A13恒为“1”的情况。此 时存储器只能寻址A13=1的地址空间(奇数片),A13=0的另一半地址空间(偶数片)将永远访问 不到。若对A13=0的地址空间(偶数片)进行访问,只能错误地访问到A13=1的对应空间(奇数 片)中去 17.写出1100、1101、1110、1111对应的汉明码 解:有效信息均为n=4位,假设有效信息用b4b3b2b1表示 校验位位数k=3位,(2>=n+k+1) 设校验位分别为c1、c2、c3,则汉明码共4+3=7位,即:clc2b4c3b3b2b1 校验位在汉明码中分别处于第1、2、4位 C1=h4(DbbL c2-b4b24b1

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