.
一、系列二进制加法器设计
1、实验名称
系列二进制加法器设计。
2、实验目的
要求同学采用传统电路的设计方法，对 5 种二进制加法器进行设计，并利用
工具软件，例如，“logisim〞软件的虚拟仿真功能来检查电路设计是否到达要求。
通过以上实验的设计、仿真、验证 3 个训练过程使同学们掌握传统逻辑电路
的设计、仿真、调试的方法。
3、实验所用设备
Logisim 软件一套。
4、实验内容
对已设计的 5 种二进制加法器，使用 logisim 软件对它们进行虚拟实验仿真，
除逻辑门、触发器外，不能直接使用 logisim 软件提供的逻辑库元件，具体内容
如下。
〔1〕一位二进制半加器
设计一个一位二进制半加器，电路有两个输入 A、B，两个输出 S 和 C。输入
A、B 分别为被加数、加数，输出 S、C 为本位和、向高位进位。
〔2〕一位二进制全加器
设计一个一位二进制全加器，电路有三个输入 A、B 和 Ci，两个输出 S 和 Co。
输入 A、B 和 Ci 分别为被加数、加数和来自低位的进位，输出 S 和 Co 为本位和
和向高位的进位。
〔3〕串行进位的四位二进制并行加法器
用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，
电路有九个输入 A3、A2、A1、A0、B3、B2、B1、B0 和 C0，五个输出 S3、S2、S1、
S0 和 C4。输入 A= A3A2A1A0、B= B3B2B1B0 和 C0 分别为被加数、加数和来自低
位的进位，输出 S= S3S2S1S0 和 Co 为本位和和向高位的进位。
〔4〕先行进位的四位二进制并行加法器
实用文档.
