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北邮数字电路与逻辑设计实验上-综合实验报告.pdf
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2023-02-07
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数字电路与逻辑设计实验
综合实验报告

目录
一、 实验题目和任务要求............................................................................................................3
(一) Quartus II 原理图输入法设计与实现 ........................................................................3
(二) 用 VHDL 设计与实现组合逻辑电路 ..........................................................................3
(三) 用 VHDL 设计与实现时序逻辑电路 ..........................................................................3
(四) 用 VHDL 设计与实现相关电路 ..................................................................................4
二、 实验内容、原理图、VHDL 代码和仿真波形分析 ..............................................................4
(一) Quartus II 原理图输入法设计与实现 ........................................................................4
1. 半加器 .........................................................................................................................4
2. 全加器 .........................................................................................................................5
3. 3-8 线译码器...............................................................................................................6
(二) 用 VHDL 设计与实现组合逻辑电路 ..........................................................................6
1. 数码管译码器 .............................................................................................................6
2. 8421 码转余 3 码 ........................................................................................................6
3. 奇校验器 .....................................................................................................................7
(三) 用 VHDL 设计与实现时序逻辑电路 ..........................................................................8
1. 8421 十进制计数器 ....................................................................................................8
2. 分频器 .........................................................................................................................8
3. 组合电路实现数码管 0 到 9 循环显示 .....................................................................8
(四) 用 VHDL 设计与实现相关电路 ................................................................................13
1. 数码管动态扫描控制器 ...........................................................................................13
2. 点阵行扫描控制器 ...................................................................................................16
三、 故障及问题分析..................................................................................................................20
四、 总结和结论..........................................................................................................................21
五、 参考文献..............................................................................................................................21
2

一、 实验题目和任务要求
(一) QuartusII 原理图输入法设计与实现
实验题目
Quartus II 原理图输入法设计与实现
任务要求
1)用逻辑门设计一个半加器,仿真验证其功能,并生成新的半加器图形模
块单元。
2)用生成的半加器模块和逻辑门设计与实现一个全加器,仿真验证其功能,
并下载到实验板测试,要求用拨码开关设定输入信号,发光二级管显示输出信号。
3)用 3-8 线译码器和逻辑门设计和实现函数
F CBA CBA CBA CBA
,
仿真验证其功能。
(二) 用 VHDL 设计与实现组合逻辑电路
实验题目
1)数码管译码器
2)8421 码转余 3 码
3)奇校验器
任务要求
1)用 VHDL 语言设计实现一个共阴极 7 段数码管译码器,仿真验证其功能,
并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。
2)用 VHDL 语言设计实现一个 8421 码转换为余 3 码的代码转换器,仿真验
证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显
示输出信号。
3)用 VHDL 语言设计实现一个 4 位二进制奇校验器,输入奇数个‘1’时,
输出为‘1’,否则输出为‘0’,仿真验证其功能,并下载到实验板测试。要求用
拨码开关设定输入信号,发光二极管显示输出信号。
(三) 用 VHDL 设计与实现时序逻辑电路
实验题目
1)8421 十进制计数器
2)分频器
3)组合电路实现数码管 0 到 9 循环显示
3

任务要求
1)用 VHDL 语言设计实现一个带异步复位的 8421 码十进制计数器,仿真验
证其功能,并下载到实验板测试。要求用按键设定输入信号,发光二极管显示输
出信号。
2)用 VHDL 语言设计实现一个分频系数为 12,分频输出信号占空比为 50%
的分频器。要求在 Quartus II 平台上设计程序并仿真验证设计。
3)讲(1)、(2)和数码管译码器 3 个电路进行连接,并下载到实验板显示
计数结果。
(四) 用 VHDL 设计与实现相关电路
实验题目(二选一)
1)数码管动态扫描控制器
2)点阵行扫描控制器
任务要求
1)用 VHDL 语言设计实现一个数码管动态扫描控制器,要求显示班号后 3
位和班内序号。仿真验证其功能,并下载到实验板测试。
2)用 VHDL 语言设计实现一个 8×8 点阵行扫描控制器,要求从上至下逐行
循环点亮点阵(红色或绿色均可),每行点亮时间为 0.5 秒。
3)用 VHDL 语言设计实现一个 8×8 点阵行扫描控制器,要求从上至下逐行
点亮点阵,第一行为红色,第二行为绿色,依次类推,直至点亮所有行,然后全
部熄灭,再重新从第一行开始。
二、 实验内容、原理图、VHDL 代码和仿真波形分析
(一) Quartus II 原理图输入法设计与实现
1. 半加器
原理图:
4

2. 全加器
原理图
其中 halfadder 元件是之前生成的半加器图形模块单元。
仿真波形图
波形分析
全加器包括两个加数 A 和 B、从低位进位 Ci、向高位进位 Co、和值 S,其真
值表如下:
A B CI S CO
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
波形图中,高电平对应真值表中的‘1’,低电平对应真值表中的‘0’,设置
“End Time”为 50μs,A、B、Ci 三个输入的波形周期分别为 1μs、2μs、4μs,可
对应出真值表中的 8 种输入状态。S、Co 为输出,同样,根据高低电平对照真值
5
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