verilog hdl语句间时延与语句内时延的区别

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lafaf
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内容简介:转自:http://blog.csdn.net/changhaizhang/article/details/6933810Verilog 延迟语句的运用module full_adder(a,b,sum);input a,b;output reg sum;always @(a,b) #13 sum = (a & b) ; 或者   always @(a,b) sum = #13 (a & b) ;endmodule注意到两个 always 语句的延迟语句的位置不同,后一个语句称为内部指定延迟。第一个 always 语句说明在 a 或 b 变化后,先阻塞运行,延迟 13ns,再根据当前的 a...