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TP312 1262 J. Bhasker著 Distinguished Member of Technical Staff Bell Labs, Lucent Technologies 孙海平等译 Ⅴ erilog hDl综合 实用教程 Verilog HDL Synthesis A Practical primer 北方工业大学图书馆 00543263 清华大学出版社 北京 f, Bhasker verilog( HDL Synthesis,A Practical Primer EISB:-9653:1-5-:3 Original English language edition published by Star Galaxy publishing Copyright( 1998 Lucart Technologies. All rights reserved h Tese translation edition. s puh ished and distributed exclusively by I'singhtlat Univcrsity Press undet If authorization by Stat Galaxy Publishing, in the territories thr ughaiut the world 本鸢中文開译版向美国Sr<( alaxy Phishing授权清作太学出版社右全球范围独家版发行 北京市版权局著作权合同登记号图字2003438 本书封面贴有清华大学出版社激光防伪标签,无标签者不得销售。 图书在版编目(CP]数据 verilog@ HDi综合笑用教程(美)已斯克尔( Bhasker,J)著;孙海平等译.一北京:清华式学出原社, 2004,1 书名原文: Verilog@ HDL Synthesis, A FrecTiedl pritner ISEN7-302-07714-2 l.V…孔.③巳…③孙…Ⅲ.硬伫描述语言 verilog H一程序设计教材.TP312 中国版本图书馆(P数据核字(:婷16656号 出版者:清华大学出版社 地址业:北京消华大学学卌大厦 www.tup.cor,cn 邮编:18主 杜总机:0106270175 客户服务:006276969 膏任编報:张靓 封面设计:常雪影 印刷者:北京密云胶印 装订者:北京市邃县尔文制本装订「 发行者:新华书店总店北京发行所 开本:18×2印张:11.75字数:241千字 版次:204午月第1版204午1月第1次印刷 书号:lsBN7-3020714-2/1P·:649 印数:1~001 定价 本书如存在文字不清、漏印以及缺页、倒页、脱页等印装质量题.请与清华大节出版补出版部联系 调换。联系电活:(01Q)6270175-3103或01C)627957 译者序 数字集成电路在过去30年里得到了长足发展EDA(电子设计自动化〕技术起到了 至关重要的作用。其中,用于表达设计对象的硬件描述语言(HDL)采用形式化方法,不 仅可以准确、直观地对数字电路进行建模和仿真而且极大地提高了电子设计的效率和产 出,为顺应半导体⊥艺技术和应用需求的急速发展提供了可能。目前我国ASc(专用集 成电路设计业的基本状况是芯片设计开发工作远远滯后于电子产品发展的需求,滞厅于 芯片生产线的吞吐能力。为了适应目前系统芯片( System-qn- a-Chip,S0C)时代的设计箭 求,提升设计能力和效率国内推广和开展基于HDI和各种EDA工具的设计方法已经 成为迫切的斋。 Verilog作为当今国际丰流的IIDL语言20世纪90年代初成为IEE栋准之后,在 数字电路和芯片的前端设计中得到了更为广泛的应用。 Verilog最初是为了仿真和模拟 数字电路和数字系统的运行雨设计出的一种形式化语言随着半导体工艺的迅蛋发展,电 路规模和芯片集成密度迅猛扩张,手工绘制电路图已不能满足设计需求了,此时人们就把 作为模拟工具的硬件描迟语言发展成电路设计的手段,在EDA工具的辅助下把采用硬 件描述语言描述的设计对象自动综合成实际电路 Verilog的发展历程决定了其语义的丰寓性。这种丰富性一方而决定了其模拟能力 十分强大另一方面决定了并不是每种描述出来的现象都可以直接生成实际电路语言结 构的仿真功能与所综合出的电路的功能可能不一致各种语言结构搭配起来使用产生的 似是而非的微妙差异都会导致综合出的电路力能完全不同。为避免歧义和误解,202年 Il月IEEE正式制定了e;log寄存器传输级综合标准。 本书作者 asker博士是 verilog综合军操作性工作组的主席,长期从事有关HDL 的研究。他不仅对各种HDL的语义有着深入、准确的理解,而且直接主持制定了 Verilog h综合的IEEE标准。本书是这方面的权威著作、鉴于国内介绍HD的各 种书籍面于语法层面的介绍而没有着眼于综合的角度来讲解 verilog语言的语义本质, 不能解决初学者和许多设计人员在设计调试时的困惑清华大学出版社适时引进并出版 这本“ Verilog@ HDL Synthesis, A Practical Primer”以及 chaser博士撰写的另一本著 作“ A Systen C Primer”的中文翻译版,对国内切需要此类图书的读者犹如久旱逢 甘霖。 本书的鲜明特色在于帮助读者全而、正确地理解 verilog硬件描述语言的综合。本 书以电路综合为目标针对各种语言结构逐一讨论了其可综合性、仿真与综合时的语义差 别以及相关的各种用法给出了大量示例对各种似是而非的用法作了对比,指出了其语 义差别和所综合出的电路在功能上的差异。本书的另一特色在于洋细介绍了设计模型的 verl·HD综合实用教程 优化技术和验证技术。 木书内容全面深人浅出、适用面广,对于已经采用或打算采用 Verilog语言作为电 路设计手段的学生和工程人员而言是一4不可多得的好书。 全书由孙海平刘方海和郑静翻译弹海平统薇何伟、徐学迅和郑静等作了修订和校 对。在此蓬向为本书出版付出辛勤劳动的所有人员致以诚攀的感谢 在翻过程中我们力求译意准确但限于水乎,必然存在错误和不足之处恳请读者 通过电子邮件hpun@263net批评指正。 译者 2003年10月 原书序 关于 Verilog hDl综合的讨论早在1988年就已经展开。但时至今目,此领域的优 委教材尚未囊括其基本概念。这本关于Ⅴ erilog HDL综合实用教程全面地介绍了这一 新技术。它通过提供便于理解的、与综合技术相关的velg语义得开了HDL综合的 神秘面纱。本书作者乃 hasker是综合领域的专家,在此领域已研究了14年多,身为 IEEE工作组主席他利用自已的专长领导了 Verilog rtL综合标准(PAR13641)的开 发,此项工作是以1998年4月公布的OVI2RTL综合子集为基础开展的,面 Bhasker正 是OⅥI的RTL综合标准的缔造者之 Bhasker的这本著作为学生和刚刚从事逻辑设计的人提供了系统掌握 Verilog HDL 综合的捷径。此书文字浅显易懂,列举了大量可综合的 Verilog HDL模型示例。读者可 以系统地了解 Verilog hdl的语言结构它们在综合时的含义、综合没计技术如何把这 些结构转换成逻辑门电路,以及它们对设计验证的影响。此书给出了大量 Verilog hDl 模型示例及其等价的逻耨门电路。这些示例虽然筒单,但展示了不同的逻辑建模方式,如 组合逻辑时序逻辑基于寄存器和锁存器的设计、有限状态机、算术单元等。 本书不仅为初学者提供了HTDL综合方面的知识还讨论了一些高级论题诸如如何从 综合模型得出优化的逻辑等。其中资源共享和分配是模型优化的论题之一。另一个独特 的论题是对设计的验证。本书阑述了辖写综合模型以确保得到可预测和可验证的结果的基 本原则。尽管有一章立足于仿真,但是所讨论的那些概念同样可用于形式化验证。 本书是第一本对ⅴ erilog hDL综合进行全面论述的著作。作者 Bhasker在 Lucent echnologies(朗讯科技)讲授 Verilog hdi.语言和Ⅴ erilog hdl综合长迭三年多。这本 书是他14年来在Ⅴ erilog hdl综合方面的研究成果的总结。尽管本书定位于初学者, 但是专业人员也可从基本原则及综合建模的高级论题中获益。不容置疑,知识产权(IP) 开发人员应遵循本书所推荐的建模方式 ⅴ basilios c, Gerousis Motorola高级工程茆 Phoenix, Arizona pen verilog International技术协作委会主席 评者注1波J作红提交的 verilog寄存器传输级练合IEEE标准己于20年11月10日被量准为IEEE 耘准编号是 IEEE SId1364.1T-202 ② Open Verilog lnt 前言 本书是 Verilog hdl寄存器传输级综合方面的实用指南,提供了大量可综合的 Verilog hDl示例,详细介绍了 Verilog Ht综合所支持的各种语法结构,并且用示 例说明了如何把这些可综合的结枃撵配起来对各种硬件元件进行甦模。本书还详细讲解 了造成设讨模型和综合出的刺表功能不一致的常见原因,并给出了避免产生这些错误的 建议。 对很多人而言,综合看起来像是一个黑箱,输入的是 Verilog hDl描述的设计, 而输出的是门级网表。这种黑箱方式看短来似乎存在着某些奥妙。正确理解综合近程中 出现的各种变换,才能充分利用综合系统并充分发挥它的长处。 Verilog h】终究是一 种建樸语言,本书的目的就是要通过介绍从硬件描述语言模型到网表这一综合过程中出 现的各种变换来播示黑箱中的奠秘。 verilog硬件描述语言通常指的是作为IEE标准( IEEE Std1364)的 Verilog HDL。它可以用来措述时序的和并发的行为,也可用来描述模型的结构。它支持在从 体系结构纸到开关级的多个抽象层次上描述设计。该言支持对设计进行层次化建模, 此外还提供了大量内建的基本元件,包括逻辑门和用户自定义的基本元件。各种语音结 构都具有精确的仿真语义,因此可以用 Verilog hdl仿真器来验证采用该语言编写出 的模型。 通常,对于不同的入面言,“综合”有不同的含义。本书中,综合指的是对 Verilog HDL描述的设计进行综合,该设计描述了组合逻辑和(或)时序逻辑。对于时序逻辑, 清晰地描述了其受时钟控制的行为。这排除了讨论邊辑综合(用逻辑门基本元件描述的 设计)和高层次综合(不用时钟信息来指定设计对象的行为)。综合过程把 Verilog HDL模型转换成门级网表。通常假定目标网表是被模拟的题辑与工艺无关的表示形式。 标工艺包含诸如逻辑门之类与艺无关的通用功能块,以及诸如算术逻辑单元和比较 器之类的寄存器传输级功能块。对于综合流程的后续阶段,如工艺转换(即从通用到 库中特定部分的映射)和模块绑定(即采用逻辑门基本元仁来构建寄存器传输级功能 块),本书均未涉及。 之所以很难缑写一本关于综合的书,是因为其具有发媵迅速的特性。因此,本书所 提供的是大体上成立的基4信息,尽可能避开了模校两可的论题(包括与特定实现相关 的题)。由于 Verilog HDl语言的丰富性,描述一种行为可能存在着不止一种方式 本书提出了一两种可综合的建模方式。另外,并非该语言中的所有结构都是可综合的, 因为 Verilog HDL.最初是被设计成一种仿真语言。因此,本书将介绍主流综合系统所 支持的各种结构。 verilog HD综合实用教程 同样,本书还避免提及特定综合工具厂商提供的不同特性。然而,某些特定情况下 也有必要介绍某种实现示例。此时,所介绍的特性都在朗讯科技的贝尔实验室开发的 ∧ rchSy(14.0版本)综合工具中得到了实现。 注意:不是所有的综合系统都支持本书中描述的Ⅴ Verilog HDL结构。任何关于综 合系统的专有特性的更多细节,读者都需要及时参考相应厂商的文档资料。 笔者是 erilog综合互操作性工作组的主席:该工作组目前正在开发RTL级综合 的EE标准。 本书假定读者已经具备了 Verilog HD语言的基础知识。 Star galaxy出版杜的 A Verilog HDL Primer是一本关于 Verilog hdy语言人门的好书。 本书而向电子工程师,尤其是那些对于理解综合的技巧感兴趣的电路与系统设计人 员。本书不打算解释任何综合算法。作者相信一旦理解了综合结果会是什么,就能够编 写出有效的设计模型,从而对综合出的设计对象的品质能有所控制。这是因为综合出的 电路结构易受编写模型的方式的影响。 本书可以用作高校教材。在电子工程专业的教学大纲中,本书可以在计算机辅助设 计方面的ⅥLSI〔超大规模集成电路)课程中使用。学生可使用本书编写多种模型,并 在任何可用的综合系统中对它们加以综合,以研究综合过程中出现的各种变换。在计算 机科学专业的课程(如计算机辅助设计的算法课程)中,学生可以编写简单的综合程序 来识别 Verilog HDl语法的一个子袋并生成综合的网表。本书中的水例可用作测试用 例以供理解所生成的网农。 专业工程师将本书作为参考书也可以从中获益。工程师们可以在大量模型示例及其 综合出的网表中接寻找自己感兴趣的部分加以研究 本书的组织结构 第1章介绍综合过程的基础知识,诸如什么是连线、轴发器和状态以及如何确定对 象的大小之类的内容。 第2章介细Ⅴ erilog HDL.结构向逻辑门的映射。通过组合逻辑的示例说明如何把 Verilog HDL绪构变换成基础逻辑门以及它们的互连结构。还通过异步置位和清 零、同步置位和清零、多时钟、多相位时钟等建模小例介绍了各种模拟时序逻辑设计 的方式。 有时也有必要使用预先设计的功能块,因此第2章进一步介绍了如何对结构进行建 模,包括在行为模型中采用部分结构建模。 第3章介绍如何把 Verilog HDL的各种结构搭配起来对硬件元件进行建模。虽然 第2章介绍了 Verilog hDi向逻辑门的映射,但本章介绍的是另一方面,即如何用 Verilog HDL来建立硬件元件的可综合模型。本章提供了许多通用硬件元件的详尽示 例,如多路选择器、计数器、译码器以及算术逻辑单元等。 第4章介绍可应用于 Verilog hdl模型以综合出优质网表的各种有效技术。 前百 本章介绍的各种优化手段如果不能由综合系绕自动实现,则需要由设计者手工加以 文现。 有了 Verilog HDL综合模型,通常还有必要用输入的设计模型来验迸综合出的网 表。第5章提供丁编写检验综合结果的测试平台的策略。因为 erilog HDI不是为了 综合而专门设计的语言,设计出的模型与綜合出的网表可能会出现功能上的不一致。本 章解释了产生那些分歧的原因。 为了说明典型的綜合系统所支持的 Verilog hdl可综合子集,附录A介绍了 Archsyn综合系统所支持的结构。但是,不同综合系统的可综合子集之间是存在差 别的。 附录B给出了本书中综合出的网表用到的各种逻辑门的说明 注意:本书展示的综合出的网表不是优化过的网表,因此在某些情况下这些逻辑可 能不是最理想的。这是可以接受的,因为本书的目的是体现 Verilog HDL到逻辑门之 间的变换,而不是用来说明各种逻辑优化技术。本书中的有些网表已经被有目的地优化 过了,因此可以把那些网表作为经典记录下来。 约定 本书的很多地方使用了词语“设计者”,它泛指任何阅读本书的读者。此外,术语 综合工具”和“综合系统”在本书中互换使用,它们指的都是读人 Verilog rt模型 并生成门级网表的程序 本书出现的所有ⅴ eriiog HDL描述,保蹈字都用黑体印刷。有时候 Verilog HD 源程序中出现的省略号()用来表示与当时讨论的内容不相关的代码。 本书采用的所有示例都已使用 Archey综合系统加以综合。附录B介绍了综合出 的网衰中使用的各种逻辑门。 致谢 衷心感谢以下为本书审稿和提供建设性意见的个人,他们提出了很多发人深省的评 论,对于改进本书有着直接的帮助,真诚地感谢他们在百忙之中抽出时间和精力审阅 本书。 a) Cliff Cummings, Sunburst design公司 b} Joe Pick, Synopsys公司 c) Doug Smith, Veribest公司 d) Egbert Molenkamp,荷兰 Twente大学 Carlos Roman, Jenjen T2o、 Jong lee和 Sriram Tyagarajan,朗讯科技,贝尔 实验空 f) Jim vellenga、 Ambar sarkar, Viewlogic Systems公同 非常感谢他们!

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mingoet 挺详细的,很好
2013-02-08
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