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数字钟设计 评分:

一.指标要求 ………………………………………………………………………2 二.设计计算 ………………………………………………………………………2 1.总体方案设计………………………………………………………………2 2.单元电路设计………………………………………………………………3 1)译码驱动及显示单元 ……………………………………………………3 2)时间计数单元 ……………………………………………………………4 3)校时控制电路单元 ………………………………………………………6 4)石英晶体振荡电路 ………………………………………………………6 3.总体电路……………………………………………………………………7 三.安装调试 ……………………… ………………………………………………8 四.软件仿真 ………………………………………………………………………8 1)仿真 ………………………………………………………………………8 2)调试及制作 ………………………………………………………………9 五.总结 ……………………………………………………………………………9 附录1 ………………………………………………………………………………11
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基于quartus II 平台的数字钟设计

基于quartus II 平台的数字钟设计,在de2板上仿真,包括计时校时和正点报时(用灯闪一下表示)功能

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数字时钟设计原始模型multisim文件

这是一个数字时钟设计的原始模型文件,可以直接下载并用multisim打开。

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基于AT89S52单片机数码管显示数字钟(含proteus仿真)

基于AT89S52单片机数码管显示数字钟(含proteus仿真) 转载请标明出处,并保持代码完整。

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基于74LS161的数字钟仿真

基于74LS161的数字钟电路,可调时分秒, 如果要更精确的计时,请使用分频电路

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数字时钟设计

多功能数字时钟设计,适用于数字电路初学者,其功能是实现时钟分时化显示

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基于单片机的数字时钟设计(proteus仿真)

显示格式:hh-mm-ss 可更改的12小时制或24小时制 整点报时功能 闹钟功能 对时调整功能

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proteus仿真数字时钟(不用单片机)

数字逻辑的课程设计,用proteus实现数字时钟,不用单片机做。完成整点报时,显示分秒时月日功能。

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基于Xilinx FPGA的数字钟设计

Verilog编写,多功能数字钟,具有基本显示,调时,电台报时和闹钟功能,分模块设计

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带整点报时的数字时钟

题目四、数字钟设计(基于单片机的设计——实验箱或Proteus仿真) 设计要求: 显示格式:hh-mm-ss 可更改的12小时制或24小时制 整点报时功能 闹钟功能 对时调整功能 秒表功能 一些参考资料

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武汉理工基础强化 数字钟设计

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EDA 数字时钟课程设计 Quartus II 闹钟 整点报时 含报告 源代码

一、设计内容 (利用QuartusⅡ软件,使用VHDL语言完成数字电子时钟的设计) 二、设计要求 1、具有时、分、秒的计数显示功能 2、具有清零功能,可对数字时钟的小时、分钟进行调整 3、12小时制和24小时制均可 三、总体实现方案 四、设计的详细步骤 五、总结

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数字电子钟的设计(详细设计过程和电路图)

设计一个采用数字电路实现,对时,分,秒.数字显示的计时装置,周期为24小时,显示满刻度为23时59分59秒,并具有校时功能和报时功能的数字电子钟。电路主要采用中规模集成电路.本系统的设计电路由脉冲逻辑电路模块、时钟脉冲模块、时钟译码显示电路模块、整电报时模块、校时模块等部分组成。采用电池作电源,采用低功耗的芯片及液晶显示器,发生器使用石英晶振、计数振荡器CD4060及双D触发器74LS74,计数器采用同步双十进制计数器74LS160,锁存译码器是74LS248,整电报时电路用74LS74,74LS32及扬声器构成。

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简易数字钟实验报告(含12~24进制转换扩展)

基于FGPA的数字模拟设计,设计要求制作一个简易数字钟,正点会鸣响报时。扩展功能要求可以12~24进制间转换。

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数字钟仿真图(ISIS 7 Professional)

电子课程设计中制作数字钟,现在电脑上仿真出设计方案。本资源基于ISIS 7 Professional仿真的电子线路图,效果好。

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基于单片机的数字时钟系统设计

基于单片机的数字时钟系统设计 该项目包括原理图电路图 程序源码 演示视频讲解文档全套资料 三分拿去 超值了

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用proteus制作数字时钟

1.设计一台能以十进制数字显示“时”、“分”、“秒”的数字式石英钟,以LED数码管作为显示器件。 2、走时精度应高于机械时钟,具有校时功能(能对时、分进行校正)。    时、分通过按键进行校正,至少有单向(最好双向),秒校正通过按键清零。 3、具有模仿中央人民广播电台的整点报时功能,响1s,停1s!前四声为低音,最后一响为高音,音响结束时正好为整点。 4、完成电路全部设计后,通过实验箱验证设计课题的正确性。

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基于verilog的fpga数字钟

l、能进行正常的时、分、秒计时功能,分别由6个数码显示24小时、60分钟的计数器显示。 2、能利用实验系统上的按钮实现“校时”、“校分”功能; (1)按下“SA”键时,计时器迅速递增,并按24小时循环; (2)按下“SB”键时,计时器迅速递增,并按59分钟循环,并向“时”进位; (3)按下“SC”键时,秒清零;抖动的,必须对其消抖处理。 3、能利用扬声器做整点报时: (1)当计时到达59’50”时开始报时,频率可为500Hz; 计满23小时后回零;计满59分钟后回零。 (2)到达59’59”时为最后一声整点报时,整点报时的频率可定为lKHz。 4定时闹钟功能

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verilog数字钟

verilog 数字钟设计,功能齐全 (1)设计一个数码管实时显示时、分、秒的数字时钟(24小时显示模式); (2)可以调节小时,分钟。 (3)能够进行24小时和12小时的显示切换。 (4)可以设置任意时刻闹钟,并且有开关闹钟功能。 (5)有整点报时功能,几点钟LED灯闪亮几下。 (6)有复位按键,复位后时间从零开始计时,但闹钟设置时间不变。

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数字钟(verilog+数码管)

基于FPGA的数字钟设计,完整工程有doc文档,verilog+数码管实现。

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基于VHDL的简易数字钟设计

整个VHDL数字钟的实验报告 介绍了利用VHDL硬件描述语言设计的简易数字钟的思路和技巧。在QuatusⅡ开发环境中编译和仿真了所设计的程序,并在可编程逻辑器件上下载验证。仿真和验证结果表明,该设计方法切实可行,具有一定的借鉴性。

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spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

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