智能抢答器的Verilog设计及Quartus_仿真

所需积分/C币:21 2011-05-21 20:21:40 505KB APPLICATION/PDF
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现行的抢答器主要有两种: 基于小规模数字逻辑芯片锁存器设 计[1];另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂,单片 机随着抢答组数的增加存在I / O 资源不足的情况;本文提出一种新的 抢答器设计方法, 即利用Verilog HDL 硬件描述语言来设计抢答器并 在FPGA 上实现[3],设计中充分利用Verilog HDL 层次化和模块化的思 想[4],使得抢答器整个设计过程简单,灵活;同时,设计中运用Altera QuartusⅡ6.0 完成综合、仿真,使设计更加可靠。

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我是小白很小的小很白的白 很简洁 有参考价值
2014-05-14
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ftpgxm 坑人的,就一份pdf,里面只有顶层和仿真波形还有一些文字,没有代码。
2013-05-18
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hwcomcn 代码很简洁,学习了
2013-03-15
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diana333 thanks for sharing, this really helped me on my project, appreciate it.
2013-02-27
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