verilog hdl应用程序设计实例精讲

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电程应 精饼系列 xXxx瓦 XXxxx> 3x3 xx K xxx 2 xxxx xx 2 X其 Xx>> Verilog hDl Xx xx x 应用程序设计 x 3> xx k x xX xx 实例精讲 xx 2 K 3 刘福奇刘波编著 XX xX X>黄x 其x Www. docin. com Xxxx xxx xxx Xx其 22 電子工業出陋 Publishing House of Electronics Industry 北京 BEIJING xX其 XK2 光盘说明 本光盘包括内容如下 部分实例视频 件(!峰()查看()收翼(A了具那助妞 ⊙后·⊙·’p颗文情失田图必》X日 址①)F:光盘素材部分实例视频 ˇ囹转到 文件夹 光盘素材 分实例视频 口白算8 o basegate e bidart -te combinational● 1x安裤制控制设计例R收计例召健仪计买例 a dateccmpare ta dat adi stributor dat aselect 常用法设计 曰常用加去设计 除法画设计 伽罗华下(q)乘法都设计时序电路设计实例數宇帅哪计设计实例组合电路设计实例 口算9 a发器 O vclkdiv 地1 主计欺器 白移竹舒存 2白第10章 第11章 6算12 o cafe 个对康(可用画量空间:486B 3我的电 (1)源代码:本光盘提供了书中实例的 Verilog HDL程序代码。为了方便查阅,每罩 实例都归档在该章相应的文件夹下。代码文件格式为:·,读者可以用 Quartus件或 Windows记事本进行打开和编辑 (2)存储器文件:扩展名为MIF:仿貞波形文件:扩展名为VWF,用 QuartusⅡ软 件打开。 (3)实例视频文件:文件格式为AV,建议读者安装暴风暴影之类的播放器进行打开 和观看。 暴风多音含露设计实气 正在播 PK 4 Strlen f. f: /ettle thwerfentsak/wet ibstutnadshaMwate a·e, 彐/。·t0:6a 14 e啊L 命9 elme. I rest四 1t 17at3s394D山 n物 mtm, devre tuxes wte eyuMesu- tM的ma1.t吧Bewt: CoM aLAs3et Pw例人闻其w其吗了 秘美女悍生 其他说明 文中实例基本都不依赖实际具体的硬件,可以在任何厂家任何系列的 FPGA/CPLD下 综合使用(如 Altera等只要资源充足),还可以利用 Synoposy公司的工艺库影射到ASlC 完全可以当作软 I PCore使用。 前言 会 Verilog HDl语言是一门标准的硬件设计语言,由于具有简单、直观和高效的特点 被绝大多数的C设计者所采用。但是在现有的同类书籍中,要么只侧重 Verilog HDL 言教学,要么只侧重EDA工具应用,缺少大量的工程实例讲解,应用性和实践性不强。 该书的出版正好可以填补这个空白。 本书内容安排 全书共分为2篇12章,具体安排如下 概妥介绍了 Verilog HDL的特点、 基础知识 语言妥宗与亵达式、行为级建模、结 已经具备了 Verilog HD编程基础 (第1~7章 构级建领、语句的缘含、设计与验证, 的谚者,可以第此部分,直接进入后 以及代码优化技巧引导误者技术入 面买例的学习。 门。 WwW eoSIn, cer 通过30多个实例,循序渐进地 这些实例类型车富,全来自于实 应用编程 实例等了1在理辑电路、存储, 践扦且调试通过,融合了作者多年的设 器、数通箇、致控制、箇号测量 计经验,误毒通过学习可以快速实现举 第8~12章) 领域的应用编程技术和技巧。 一反三,提高应用程的能力。 本书优势和特色 与同类书籍相比,本书主要具备如下的一些优势和特色。 1)在讲述 Verilog HDL语言程序设计的基础上,系统、深入地介绍了大部分同类书 籍中很少涉及的 Verilog HDL语言综合内幕 (2)本书实例典型丰富,30多个实例涉及了逻辑电路、存储器、数字通信、数字控制 等热门领域,技术性和实践指导性强。 Verilog HDL用程房设计实例讲 (3)本书重点对 Verilog HDL语言程序设计思路和流程进行讲解,同时穿插介绍许多 设计经验与注意事项,利于读者理解和巩固知识点,提高举一反三的能力。 (4)光盘中包含了丰高的实例程序代码,读者稍加修改,便可应用于自己的工作中或 者完成自己的课题(毕业设计),物超所值 本书读者对象为:计算机硬件、电子与通信工程等相关专业在校大学生:从事 Verilog HDL设计的研发人员。 本书主要由刘福奇、刘波编写,另外,唐清善、邱宝良、周克足、刘斌、李永怀、 刘伟捷、李亚捷、李宁宇、黄小欢、严剑忠、黄小宽、徐春林、谢正义、郑贞平、张小红、 李彦超、付军鹏、张广安、王艳波、金平等在资料收集、整理和技术支持方面做了大量的 工作,在此一并向他们表示感谢! 由于时间仓促,再加之作者的水平有限,书中难免存在一些不足之处,欢迎广大读者 批评和指正,联系方式:jsj@Cphei.com.cn www.docin.com VIll 目录 Verilog HDL基础知识 第1章 Verilog HDL语言概述 2 2.102操作数 72 11HDL概念与发展历史…………2 2l0.3埏迟長达式……………76 Verilog HDL语言特点 2.10.4表达式的位宽 13 Verilog HDL语言开发流程 210.5有符号表达式 14 Verilog HDL程序的基本 第3章行为級遑模 结构 3.1行为级建模的结构 1.4.1模块 31过程块结构…… 1.4.2模块调用 3.1.2 initiaf过程块… 第2章 Verilog HDL语法基础 313 always过程块………………87 21程序格式…… ……22 32语句块 22注释……………………………22 321顺序语句块( begin-end) 23间隔符…………………22 322并行语句块〔ork-join)…92 24数值… …23 323顺序块和并行块的混合使用…9 2.5字符串 25 3.3时间控制……… 97 26标识符…………… 27 33.1延时拉制………… 98 27系统任务和函数… 332边沿触发亭件拉制………99 28编译指令 Cr28 cIn 333电平感事件控制(wait 29数据类型……… 43 语句 2.9.1线网(N)和变量( ariable)43 34赋值语句……………………108 29.2标量( Scalar)与失量 3.4.1过程值语句 Vector 34.2阻塞型赋值语句和非阻塞型 293线网(Net)数据类型………48 赋值语句……… 114 294变量( ariable)数据类型……53 34.3连续赋值语句和过程连续赋值 29.5数组(Amy)类型 语句 . 119 4 29.6数………………………56 3.5分支语句 ]31 29.7名字空间… 351if1e条件分支语句 131 59 2.10表达式……… 60 3.52case分支控制语句…………136 2.10.操作符………… 3.6循环控制语句……141 6L X Verilog HDL AT用程序设计实例精讲 3.6. I forever循环语句 …14l 553进位与位寬……………………206 3.62 repeat环语句 l43 56关系运算符的综合 ……207 363 while循坏语句………l45 5.7移位(shif)运算符综合………208 3.64for循环语句…………… 58位选择综合…… 37任务(ask)和函数 59条件表达式的综合…………211 ( function)… 48 5.0 always语句的综合 212 3.71任务(task)…………… 5li语句的综合……………215 372函敦〔 finction)…………152 512case语句的综合………216 第4章结构级建模 121从case语句综合出锁存器…217 4.1模块级建模……… 160 5122 case和caex语句的综合…221 4L.1模块的定义… l60 523并行的cBe语句……223 412模块的端口…………16 5124条件表达式使用常量的case 4.L1.3模块的调用………………164 语句………… 225 4.4在模块调用时对擊数值的 5.3锁存器的综合………………227 更改… …170 5l4循环语句的综合…………230 4.2门级建模 174 5.14.1静态循环的综合 1231 42.l内置基本门级元件… 5142非静态循坏的练合 233 4.22用户自定义基本元件 515阻塞和非阻塞赋值……………234 (UDP 187 516函数的综合……………………237 第5章 erilog HDL语句的综合 517任务的综合………………238 C 518任意值/高阻的综合 239 5.1综合概述……………… 198 5..1练合的概念 第6章设计验证 198 5.12值集合与数据奖型 200 61后综合设计验证…… 243 513储值单元的综合原则…………201 6甚于仿真的验证…………244 52连续赋值语句的综合……………201 6.12形式化验证…………244 53过程赋值语句的综合…………202 62而向验证的编码风格… 244 53.1阻塞赋值语句………202 621功能正确性…………245 53.2非阻塞赋值语句………… 622时序正确性……………248 54逻辑运算符的综合………204 63定时验证…………… 249 5.5算术运算符的综合…………205 64时序分析基础…………………250 55.1无符号运算………………205 641阏期与最大时钟频率………250 552有符号运算………………206 642时钟建立时间…………251 X 目最 643时钟保持时间 ………25 73代码调整…………………258 644时钟输出延时………… 252 74公因子……… 645引脚到引脚延时 252 7.5触发器和锁存器的优化……261 65定时验证的系统任务………252 76代码大小……………263 第7章 Verilog HDL代码优化技巧 7.7算术表达式树高度优化………264 71资源共享………………254 78运算符强度缩减 266 72公共子表达式……… 257 Verilog HDL应用编程实例 第8章组合电路设计实例 894弱对偏基有限域乘法器程序 81基本门电路 268 说明 304 82组合门电路…-…………………271 810常用除法器设计… 30 83三态门电路……………273 810.1二进制恢复除法器………30 84双向门电路…… 8l02时序除法器设计………………310 274 85数据选择器与数据分配器…276 11本章小结……………314 85.1敷据选择器……………276 第9章时序电路设计实例 85.2数据分配器………………278 91D触发器设计…………315 86数据比较器……………280 9.2四种计数器设计 316 8.7各种加法器(减法器)设计……282 921通用二进制计数器……………316 87.行波进位加法器………………2 922Gray码计数器…………………317 872进位链加法器………………283 923 Johnson計敦器…………319 8.73跳跃进位加法器 924可预工加减计数器的设计……320 286 88常用乘法器设计…………………289 93两种分频器设计 322 9.3. Verilog HDL分频器 .8.l基本乘法器 289 322 882时序乘法器… 9.3.2PLL分频器 324 883阵列乘法器………………………293 94两种移位寄存器设计…… 329 94.通用移位奇器…………330 89伽罗华域GF(q乘法器设计……297 942桶形移位寄存器 330 89.1应用背景…… …298 95本章小结……332 892理论算法……… 298 893是于弱对偶的有限域比特 第10章存储器电路设计实例 并行乘法器建模… 01片内ROM的 Verilog HDI 建模 XI

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