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verilog 简明教程 评分:

对verilog初学者很有用。 Verilog HDL 是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数 字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结 构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建 模语言。此外,Verilog HDL 语言提供了编程语言接口,通过该接口可以在模拟、验证期间 从设计外部访问设计,包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法,而且对每个语法结构都定义了清晰的模 拟、仿真语 义。因此,用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中 继承了多种操作符和结构。Verilog HDL 提供了扩展的建模能力,其中许多扩展最初很难理 解。但是,Verilog HDL 语言的核心子集非常易于学习和使用,这对大多数建模应用来说已 经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
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xionghsh 还不错,随时翻翻啦
2016-11-01
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中文版Verilog HDL简明教程

中文版Verilog HDL简明教程~~~~~~~~~~~~

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Verilog HDL简明教程.doc

Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用,Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中,Verilog HDL语言于1990年被推向公众领域。 Open Verilog International (OVI)是促进Verilog发展的国际性组织。1992年, OVI决定致力于推广Verilog OVI标准成为IEEE标准。这一努力最后获得成功,Verilog 语言于1995年成为

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verilog HDL简明教程

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《Verilog HDL 硬件描述语言简明教程(中文版)》(高清晰pdf版)

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Verilog HDL 简明教程

简介:Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。  Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外,Verilog HDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。  Verilog HDL语言不仅定义了语法,而且对每

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Verilog HDL简明教程

Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。   Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外,Verilog HDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。   Verilog HDL语言不仅定义了语法,而且对每个

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中文版Verilog HDL简明教程.chm

Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。

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