JESD204B应用指南-ADI-中文版.pdf

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JESD204B应用指南,主要讲述了204B协议的应用,以及测试相关的内容,对于学习或者排除问题非常有用
ANALOG DEVICES 技术文章 MS-2374 什么是正ESD204标准,为什么我 们要重视它? Receiver 作者: Jonathan harris,AD公司应用工程师 (FPGA or ASIC) M 1 Lane, 1 Link Converters 种新的转换器接口的使用率正在稳步上升,并且有望成 为木来转换器的协议标准。这种新接口一一JESD204——诞 312.5 Mbps to 3. 125 Gbps Frame Clock 生于几年前,其作为转换器接口经过几次版本更新后越来 图1.JESD204最初标准 越受瞩日,效率也更高。随着转换器分辨率和速度的提 通道数据速率定义为312.5Mbps与3.125Gbps之间,源阻抗 高,对于效率更高的接口的需求也随之增长。JESD204接 与负载阻抗定义为1009±20%。差分电平定义为标称800mV ∏可提供这种高效率,较之其前代CMOS和LVDS产品在速 峰峰值、共模电平范围从0.72V至1.23V。该链路利用8b/10b 度、尺寸和成本上更有优势。采用JFSD204的设计拥有更 编码,采用嵌入式时钟,这样便无需路由额外的时钟线 快的接口带来的好处,能与转换器更快的采样速率同步。 路,以及相关的高数据速率下传输的数据与额外的时钟信 此外,引脚数量的减少使得封装尺寸更小且布线数量更 号对齐的复杂性。当JSD204标准开始受公众关注时,人 少,这些都让电路板更容易设计并且整体系统成本更低。 们开始意识到该标准需要修订以支持多个转换器下的多 该标准可以方便地调整,从而满足未来需求这从它巳经历 路、对齐的串行通道,以满足转换器日益增长的速度和分 的两个版本的变化中即可看出。自从2006年发布以来, 辨率 JESD204标准经过两次更新,目前版本为B。由于该标准巳 为更多的转换器供应商、用户以及FPGA制造商所采纳, 这种认识促成了2008年4月份JESD204第一个修订版的发 它被细分并增加了新特性,提高了效率和实施的便利性。 布,即JSD204A。此修订版增加了支持多个转换器下的多 此标准既适用于模数转换器(ADC)也适用于数模转换器 路对齐串行通道的能力。该版本所支持的通道数据速率依 (DAC),主要用做FPGA的通用接口(也可能用于ASIC)。 然为312.5Mbps全3.125GbpS,另外还保留了帧时钟和电气 接口规范。增加了对多路对齐串行通道的支持,可让高采 JESD204——它是什么? 样速率和高分辨率的转换器达到3.125Gbps的最高支持数据 2006年4月,JFSD204最初版本发布。该版本描述了转换器 速率。图2以图形表小ESD204A版本中增加的功能,即支 和接收器(通常是FPGA或ASlC)之间数Gb的串行数据链 持多通道。 路。在JSD204的最初版本中,串行数据链路被定义为 个或多个转换器和接收器之间的单串行通道。图1给出了 图形说明。图中的通道代表M个转换器和接收器之间的物 理接口,该接口由采用电流模式逻辑(CML)驱动器和接收 器的差分对组成。所示链路是转换器和接收器之间的串行 数据链路。帧时钟同时路由至转换器和接收器,并为改备 问的疋SD204链路提供时钟 www.analog.com Page 1 of 4 02013 Analog Devices, Inc. All rights reserved JESD204B应用指南2 MS-2374 1 Link L Lanes 1 Link L Lanes M Converters Converters Receiver (FPGA or AsIC) Receiver (FPGA or ASIC) 1 Link, L Lanes M 1 Link, L Lanes Converters Converters 312.5 Mbps to 12.5 Ghps Device Clock 1 Device Clock 2 DeterminIstic Latency 312.5 Mbps to 3.125 Gbps 图3.第二(当前)版-JESD204B Frame Clock 在JSD204标准之前的两个版本中,没有确保通过接口的 图2.第版-JESD204A 确定延迟相关的条款。JSD204B修订版通过提供一种机 虽然最初的JSD204标准和修订后的JESD204A标准在性能 制,确保两个上电周期之间以及链路重新同步期间,延迟 上都比老的接口标准要高,它们依然缺少一个关键因素。 是可重现和确定性的。其工作机制之一是:在定义明确的 这一缺少的因泰就是链路上串行数据的确定延迟。对于转 时刻使用SYNC~输入信号,同时初始化所有通道中转换器 换器,当接收到信号时,若要正确重建模拟域采样信号, 最初的通道对齐序列。另一种机制是使用 SYSREF信号 则关键是了解采样信号和其数字表示之间的时序关系(虽然 种JSD204B定义的新信号。 SYSREF信号作为主时序参 这种情况是针对ADC而言,但DAC的情况类似)。该时序 考,通过每个发射器和接收器的设备时钟以及本地多帧时 关系受转换器的延迟影响,对于ADC它定义为输入信号采 钟对齐所有内部分频器。这有助于确保通过系统的确定延 样边沿的时刻直至转换器输出数字这段时间内的时钟周期 迟。JESD204B规范定义了三种设备子类:子类0——不支 数。类似地,对于DAC,延迟定义为数字信号输入DAC的 持确定性延迟;子类1——使用 SYSREF的确定性延迟;子 时刻直至模拟输出开始转变这段时间内的时钟周期数。 类2——使用SYNC~的确定性延迟。子类0可与ESD204A链 JESD204及JESD204A标准中没有定义可确定性设置转换器 路做简单对比。子类1主要针对工作在500MSPS或以上的转 延迟和串行数字输入/输出的功能。另外,转换器的速度和 换器,而子类2y主s要针对工作在500MSPS以下的转换器 分辨率也不断提升。这些因素导致∫该标准的第二个版 本一一丿SD204B 除」确定延迟,JSD204B支持的通道数据速率上升到 12.5Gbps,并将设备划分为三个不同的速度等级:所有三个 2011年7月,第二版本标准发布,称为JSD204B,即当前 版本。修订后的标准中,其中一个重要方面就是加入了实 速度等级的源阻抗和负载阻抗相同,均定义为1009±20%。 第一速度等级与JESD204和JESD204A标准定义的通道数据速 现确定延迟的条款。另外,对数据速率的支持上升到了 率相同,即通道数据电气接口最高为3.125GbpS。JESD204B 12.5Gbps,并分成设备的不同速度等级。此修订版标准使用 的第二速度等级定义了通道数据速率最高为6375Gbps的电 设备时钟作为主要时钟源,而不是像之前版本那样以帧时 气接口。该速度等级将第·速度等级的最低差分电平从 钟作为主时钟源。图3表示JSD204B版本中的新增功能。 5o0m峰峰值降为om峰峰值。JSD204B的第三速度等 级定义了通道数据速率最高为12.5Gbps的电气接口。该速度 等级电气接口要求的最低差分电平降低至360mV峰峰值。 随着不同速度等级的通道数据速率的上升,通过降低所需 驱动器的压摆率,使得所需最低差分电平也随之降低,以 便物理实施更为简便。 Page 2 of 4 3|JESD204B应用指南 MS-2374 为提供更多的灵活性,JSD204B版本采用设备时钟而非帧 CMOS 时钟。在之前的JSD204和JSD204A版本中,唢时钟是 JSD204系统的绝对时间参照。帧时钟和转换器采样时钟 Dual 14-Bit A/D Converter 通常是相同的。这样就没有足够的灵活性,而且当要将此 LVDS 同样的信号路由给多个设备并计数不同路由路径之间的偏 斜时,就会对系统设计产生不必要的复杂性。JSD204B CML 中,采用设备时钟作为JSD204系统每个元件的时间参 150-200MSPs 照。每个转换器和接收器分别接收由时钟发生器电路产生 的设备时钟,该发生器电路负责从同一个源产生所有设备 的时钟。这让系统设计更加灵活,但需为每个给定设备指 定帧时钟和设备时钟之间的关系。 JESD204——为什么我们要重视它? ADC Sample rate 就像几年前LVDS开始取代CMOS成为转换器数字接口技术 图4.CMOS、LVDS和CML驱动器功耗比较 的首选,JESD204有望在未来数年内以类似的方式发展 在大约150MSPS至200MSPS和14位分辨率时,就功耗而言, 虽然CMOS技术日前还在使用中,但已基本被LVDS所取 CML输出驱动器的效率开始占优。CML的优点是:因为数 代。转换器的速度和分辨率以及对更低功耗的要求最终使 据的串行化,所以对于给定的分辨率,它需要的输出对数 得CMOS和VvDS将不再适合转换器。随着CMOS输出的数 少于LVDS和CMOS驱动器。JSD204B接口规范所说明的 捃速率提高,瞬态电流也公增大,导致更高的功耗。虽然 CML驱动器还有一个额外的优势,因为当釆样速率提高并 L∨DS的电流和功耗依然相对较为平坦,但接口可支持的 提升输出线路速率时,该规范要求降低峰峰值电压水平。 最高速度受到了限制。这是由于驱动器架构以及众多数据 同样,针对给定的转换器分辨率和采样率,所需的引脚数 线路都必须全部与某个数据时钟同步所导致的。图4显示 日也大为减少。表1显示采用200MSPS转换器的三种不同接 个双通道14位ADC的CMOS、IVDS和CML输出的不同功 口各自的引脚数目,转换器貝有各种通道数和位分辨率。 耗要求。 在CMOS和LVDS输出中,数据用作每个通道数据的同步时 钟,使用CMI输出时,JFS冂204B数据传输的最大数据速率 为4.0GbpS。从该表中可以发现,使用CM驱动器的JBSD204B 优势十分明显,引脚数大为减少。 Page 3 of 4 JESD204B应用指南4 MS-2374 表1引脚数比较-200 MSPS ADO 通道数 分辨率 cMOS引脚数 LvDs引脚数(DDR) CML引脚数(ESD204B) 13 12 26 24812481248 104 112 6 32 60 64 14 120 128 16 17 18 34 36 248124812481 136 业内领先的数据转换器供应商ADI预见到了推动转换器数 及对转换器性能要求的提高,JESD204标准应该可以进一 宇接口向丿SD204(由丿LC定义)发展的趋势。AD自从初 步调整和演进,满足新设计的需要。 版JFSD204规范发布之时起即参与标准的定义。截至目前为 止,AD发布了多款转换器产品,兼容JSD204和JESD204A 参考文献 输出,目前正在着手开发输出兼容JESD204B的产品。 JEDEC标准:JESD204(2006年4月)。JDEC固态技术协会, AD9639是一款四通道、12位、170MSPS/210 MSPS ADO, 网址www.jedec.org 集成JESD204接口。AD9644和AD9641是14位、80MSPS/ JEDEC标准:JESD204A(2008年4月)。JDEC固态技术协 155MSPS、双通道/单通道ADC,集成JESD204A接口。DAC 会,网址www.jedec.org JEDEC标准:JESD204B(2011年7月)。JDEC固态技术协 这方面,最近发布的AD∞9128是一款双通道、16位、1.25GSPS DAC,集成JS204A接∏。欲了解有关ADl公司兼容丿SL204 会,网址www.jedec.org 标准的更多产品,请访问www.analog.com/esd204。 资源 随着转换器速度和分辨率的提高,对干效率更高的数字接 分享本文 f凹 口的需求也随之增长。随着JSD204串行数据接口的发 明,业界开始意识到了这点。接口规范依然在不断发展 作者简介 中,以提供更优秀、更快速的方法将数据在转换器和 Jonathan harris是ADI公回高速转换器部(北卡罗来纳州格林 FPGA(或ASIC)之间传输。接口经过两个版本的改进和实 斯博罗)的一名产品应用工程师。作为一名产品支持应用工 施,以适应对更高速度和分辨率转换器不断增长的需求。 程师,他在射频业拥有超过七年的经验。 Jonathan在奥本 展望转换器数字接口的发展趋势,显然JSD204有望成为 大学和北卡罗来纳大学夏洛特分校分别获得电了工程硕士 数字接口至转换器的业界标准。每个修订版都满足了对于 (MSEE)和电子工程学士(BSEE)学位。联系方式 改进其实施的要求,并允许标准演进以适应转换器技术的 jonathanharris@analog.com 改变及由此带来的新需求。随着系统设计越来越复杂,以 One Technology Way.P O Box 9106.Norwood, MA 02062-9106, U.S.A Tel:781.329,4700.Fax:781.461.3113.www.analog.com ANALOG Trademarks and registered trademarks are the property of their www.analog.com respective owners. TA11322sc0-10/13A DEVICES @2013 Analog Devices, Inc. All rights reserved Page 4 of 4 5|JESD204B应用指南 ANALOG DEVICES 技术文章 MS-2304 高速转换器应用指南:数字数据 输出 作者: Jonathan harris,AD公司产品应用工程师 Output Output 内容提要 设计人员有各种模数转换器(ADC)可以选择,数字数据输 出类型是选择过程中需要考虑的一项重要参数。目前,高 a)反相输出 b)同相输出 速转换器三种最常用的数字输出是互补金属氧化物半导体 图1.典型CMOS数字输出驱动器 CMOS)、低压差分信号LVDS)和电流模式逻辑(CML 由于输入阻抗较高,输出阻抗较低,CMOS的优势之一在 ADC中每种数字输出类型都各有优劣,设计人员应根据特 于通常可以用一个输出驱动多个CMOS输入。CMOS的另 定应用仔细考虑。这些因素取决于ADC的采样速率和分辨 一个优势是低静态电流。唯一出现较大电流的情况是 率、输出数据速率、系统设计的电源要求,以及其他因 CMOS驱动器上发生切换时。无论驱动器处于低电平(拉至 素。本文将讨论毎种输出类型的电气规格,及其适合特定 地)还是高电平(拉至Vυ),驱动器中的电流都极小。但 应用的具休特点。我们将从物理实现、效以及最适合每 是,当驱动器从低电平切换到高电平或从高电平切换到低 种类型的应用这些方面来对比这些不同类型的输出。 电平时,Ⅴυ’与地之间会暂时出现低阻抗路径。该瞬态电 流是转换器速度超过200MSPS时,输出驱动器中采用其他 CMoS数字输出驱动器 技术的主要原因 在采样速率小于200MSPS的ADC中,CMOS是很常见的数字 另一个原因是转换器的每一位都需要CMOS驱动器。如果 输出。典型的CMOS驱动器由两个品休管(一个NMOS和 转换器有14位,就需要14个CMOS输出驱动器来传输每 个PMOS组成,连接在电源(VD)和地之间,如图1a所示 位。一般会有一个以上的转换器置于单个指定封裝,常见 这种结构会导致输出反转,因此,可以采用图1b所示的背 为八个。采用CMOS技术时,意味着数据输出需要高达112 对背结构作为替代方法,避免输出反转。输出为低阻抗 个输出引脚。从封裝角度来看,这不太可能实现,而且还 时,CMOS输出驱动器的输入为高阻抗。在驱动器的输入 会产生高功耗,并使电路板布局变得更加复杂。为了解决 端,由于栅极与导电材料之间经栅极氧化层隔离,两个 这些问题,我们引入了使用低压差分信号(LVDS)的接口。 CMOS晶体管的栅极阻抗极高。输人端阻抗范围可达kΩ至 MΩ级。在驱动器输出端,阻抗由漏电流L控制,该电流 LVDS数字输出驱动器 通常较小。此时,阻抗通常小于几百Ω。CMOS的电平摆 与CMOS技术相比,LVDS具备一些明显优势。它可以在低 幅大约在Ⅴυ和地之间,因此可能会很大,具体取决于VDD 电压信号(约350mV)下工作,并且为差分而非单端。低压摆 幅度 幅具有较快的切换时间,可以减少EMI问题。差分这一特 性可以带来共模抑制的好处。这意味着耦合到信号的噪声 对两个信号路径均为共模,大部分都可被差分接收器消 除。LVDS中的阻抗必须更加严格控制。在LVDS中,负载 阻抗应约为1009,通常通过LVDS接收器上的并联端接电阻 实现。此外,IVDS信号还应采用受控阻抗传输线进行传 输。差分阻抗保持在100Ω时,所需的单端阻抗为50Ω。图2 所示为典型LVDS输出驱动器。 www.analog.com Page 1 of 4 92013 Analog devices, Inc. All rights reserved JESD204B应用指南 MS-2304 降低了等量数据输出的功耗。对转换器数据输出而言, LVDS确实相比CMOS具有诸多优势,但也和CMOS一样存 在·些限制。随着转换器分辨率的增加,LVDS接口所需 的数据输出量会变得更难针对PCB布局进行管理。此外, Input+ Input- 转换器的采样率最终会使接口所需的数据速率超出LVDS Output+ 的能力。 Output- cML输出驱动器 Input Input+ 转换器数字输出接口的最新趋势是使用具有电流模式逻辑 (CML)输出驱动器的串行接口。通常,高分辨率(≥14位)、 高速(≥200MSPS)和需婁小型封装与低功耗的转换器会使用 这些类型的驱动器。CM输出驱动器用在JFSD204接口, 图2.典型LVDS输出驱动器 这种接口目前用于最新转换器。 如图2中IDS输出驱动器拓扑结构所示,电路工作会在输 采用具有ESD204接口的CM驱动器后,转换器输出端的 出电源产生固定直流负载电流。这可以避免输出逻辑状态 数据速率可达12Gbps(当前版本疋SD204B规格)。此外,需 跃迁时典型CMoS输出驱动器中出现的电流尖峰。电路中 要的输出引脚数也会大幅减少。时钟内置丁8b10b编码数 的标称源电流/吸电流设为3.5mA,使得端接电阻1009吋典 据流,因此无需传输独立时钟信号。数据输出引脚数量也 型输出电压摆幅为350mV。电路的共模电平通常设为1.2V, 得以减少,最少只需两个。由于转换器的分辨率、速度和 兼容3.3V、2.5V和1.V电源电压。 通道数增加,数据输出引脚的数量可调整到适应所需的更 有两种书面标准可用来定义IVDS接口。最常用的标准之 高吞吐量。由于CMI驱动器采用的接口通常为串行接口 一是ANSI/ILA/上LA644规格,标题为《低压差分信号(LVDS) 增加引脚数的要求与CMOS或LVDS相比要小得多(CMOS或 接口电路的电气特性》。另一种是IEE标准1596.3,标题 LVDS中传输的数据为并行数据,需要的引脚数多得多)。 为《可扩展一致性接口(SCD的低压差分信号IEEE标准》。 CML驱动器用于串行数据接口,因此,所需引脚数要少得 LVDS需要多加注意信号路由的物理布局,但在采样速率 多。图3所示为用于具有JESD204接口或类似数据输出的转 达到200MSPS或更高吋可以为转换器提供许多优势。LVDS 换器的典型CML驱动器。该图显示了CML驱动器典型架构 的恒定电流使得许多输出都能受到驱动,无需CMOS要求 的一般情况。图中显示了可选源端接电阻和共模电压。电 的大量电流吸取。此外,LVDS还能以双倍数据速率(DDR) 路的输入可将开关驱动至电流源,电流源则将适当的逻辑 模式工作,其中两个数据位可以通过同一个LVDS输出驱 值驱动至两个输出端。 动器。与CMOS相比,可以减少一半的引脚数。同时,还 Page 2 of 4 7|JESD204B应用指南 MS-2304 在采用JSD204接口的CML中,数字输出之间的路由路径 也必须加以注意。需要管理的数据输出大大减少,因此, 这·任务比较容易完成,但也不能完全忽略。这种情况 Is RTERM ls 下,时钟内置于数据中,因此无需担心数据输出和时钟输 出之间的时序偏斜。但是,必须注意,接收器中要有足够 Output+ Output 的时钟和数据恢复(CDR)电路。 除了偏斜之外,还必须关注CMOS和IVDS的建立和保持时 s ls 间。数据输出必须于时钟发生边沿跃迁之前在充足时间內 驱动至恰当的逻辑状态,还必须在时钟发生边沿跃迁之后 以该逻辑状态维持充足吋间。这可能会受到数据输出和时 图3.型CML输出驱动器 钟输出之间偏斜的影响,因此,保持良好的时序关系非常 CML驱动器类似于IDS驱动器,以恒定电流模式工作, 重要。由于具有较低信号摆幅和差分信号,LVDS相比 这也使得CML驱动器在功耗方面具备一定优势。在恒定电 CMOS具有一定优势。和CMOS驱动器一样切换逻辑状态 流模式下工作需要较少的输出引脚,总功耗会降低。和 时,LVDS输出驱动器无需将这样的大信号驱动至各种不 LDS一样,CML也需要负载端接、单端阻抗为50Ω的受控 同输出,也不会从电源吸取大量电流。因此,它在切换逻 阻抗传输线路,以及100Ω的差分阻抗。驱动器本身也可能 辑状态时不太可能会出现问题。如果有许多CMOS驱动器 具有如图3所示的端接,对因高带宽信号灵敏度引起的信 同时切换,电源电压会下拉并引起问题,将正确的逻辑值 号反射有所帮助。对采用JFSD204标准的转换器而言,差 驱动至接收器。LVDS驱动器会保持在恒定电流水平,这 分和共模电平均存在不同规格,具体取决于工作速度。T 特别问题就不会发生。此外,由于采用了差分信号, 作速度高达6.375Gbps,差分电平标称值为800mV,共模电 IDS驱动器本身对共模噪声的耐受能力也较强。CML驱 平约为1.0V。在高于6.375Gbps且低于125Gbps的速度下工 动器具有和LwDS同样旳优势。这些驱动器也有恒定水平 作时,差分电平额定值为400mV,共模电平仍约为1.0V。随 的电流,但和LVDS不同的是,由于数据为串行,所需电 着转换器速度和分辨率增加,CML输出需要合适类型的驱 流值较小。此外,由于也采用了差分信号,CML驱动器同 样对共模噪声具有良好的耐受能力。 动器提供必要速度,以满足各种应用中转换器的技术需求。 随着转换器技术的发展,速度和分辨率不断增加,数字输 数字时序一注意事项 出驱动器也不断演变发展,以满足数据传输需求。随着转 每种数宇输出驱动器都有时序关系,需要密切监控。由于 换器中的数字输出接口转换为串行数据传输,CML输出越 CMOS和LVDS有多种数据输出,必须谨慎处理信号的路由 来越普及。但是,目前的设计中仍然会用到CMOS和LVDS 路径,以尽量减少偏斜。如果差别过大,可能就无法在接收 数字输出。每种数宇输出都有最适合的应用。每种输出都 器上实现合适的时序。此外,时钟信号也需要通过路由传 面临着挑战,必须考虑到一些设计冋题,且各有所长。在 输,并与数捃输出保持一致。时钟输出和数捃输出之冋的路 采样速度小于200MSPS的转换器中,CMOS仍然是一种合适 由路径也必须格外注意,这也是为了确保偏斜不会太大。 的技术。采样速度增至200MSPS以上时,和CMOS相比, LVDS在许多应用中更加可行。为了进一步增加效率、降 低功耗、减小封装尺寸,CML驱动器可与JESD204之类的 串行数据接口配合使用。 Page 3 of 4 JESD204B应用指南8 MS-2304 考文献 作者简介 AN-586应用笔记:而向高速模数转换器的LVDS数据输出 Jonathan Harris是ADI公司高速转换器部(北卡罗来纳州格林 作者: Cindy bloomingdale和 Gary Hendrickson。ADI公司, 斯博罗)的一名产品应用工程师。作为一名产品支持应用工 2002 年 程师,他在射频业拥有超过七年的经验。 Jonathan在奧本 JDEC标准:JESD204(2006年4月)。JDEC固态技术协会, 大学和北卡罗来纳大学夏洛特分校分别获得电子工程硕士 网址www.jedec.org (MSEE)和电子工程学士(BSEE)学位。联系方式: JDEC标准:JESD204A(2008年4月)。 JEDEC固态技术协 jonathanharris@analog.com 会,网址www.jedec.org 资源 JEDEC标准:JFSD204B(2011年7月)。 JEDEC固态技术协 会,网址www.jedec.org 分本文国 One Technology Way .PO Box 9106. Norwood, MA 02062-9106, U.S.A Tel:781.329.4700.fax:781.461.3113.www.analog.com ANALOG Trademarks and registered trademarks are the property of their respective owners. TA113285c0-1/13 DEVICES www.analog.com @2013 Analog Devices, Inc. All rights reserved Page 4 of 4 9|JESD204B应用指南

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chenshubo2005 不错,急需中文资料。,。。。。。
2021-04-24
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