时钟 vhdl vhdl与数字电路设计 vhdl数字系统设计 vhdl数字钟程序 数字频率计vhdl
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我们做实验要用 把程序发到这里算了`无错无警告
一、设计目的
1.掌握各类计数器及将它们相连的方法；
2.掌握多个数码管动态显示的原理与方法；
3.掌握用FPGA技术的层次化设计方法；
4.进一步掌握用VHDL硬件描述语言的设计思想；
5.了解有关数字系统的设计。
二、设计要求
基本要求：
1、24小时计数显示；
2、具有校时功能（时，分） ；
附加要求：
1、实现闹钟功能（定时，闹响）；
三、源代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity szz is
port(clk:in std_logic;
clk1:in std_logic;
md1:in std_logic;
md2:in std_logic_vector(1 downto 0);
speak:out std_logic;
dout:out std_logic_vector(6 downto 0);
selout:out std_logic_vector(2 downto 0));
end szz;
architecture one of szz is
signal sel:std_logic_vector(2 downto 0);
