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基于FPGA的四路抢答器的Verilog HDL代码.doc
基于FPGA的四路抢答器的Verilog HDL代码.doc
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基于FPGA的四路抢答器的Verilog HDL代码.doc
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1, 用了3个输入代表抢答按钮,如果想设置更过直接更改; 2, 初始时倒计时为10s; 3, 如果倒计时为10s没人抢答,按下复位键,重新开始抢答; 4, 在倒计时10s内有人抢答,则倒计时停止减一; 5, 序号显示的是第一个抢答的人对应的序号,其他人抢答无效; 6, 按下复位键,重新开始抢答。
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sunnnylala
2022-12-05
怎么能有这么好的资源!只能用感激涕零来形容TAT...
huayuya123
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