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无符号乘法器累加器 评分:

Verilog HDL中的一个8比特无符号乘法器累加器设计,它具有寄存I/O端口,支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计,自动推断出altmult_accum宏功能,提供最优结果。
2018-05-27 上传大小:557B
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评论 共1条

qq_35146123 我还以为是另一个版本,在 官网免费下载的,一个样https://www.intel.cn/content/www/cn/zh/programmable/support/support-resources/design-examples/design-software/verilog/ver-unsigned-multiply-accumulator.html
2019-05-04
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