在很多地方都能看到,verilog 中 if 与 case 语句必须完整,即 if 要加上
else,case 后要加上 default 语句,以防止锁存器的发生,接下来就来说说其
中原因。
一,什么是锁存器?锁存器与触发器的区别。
锁存器与触发器最大的区别在于,锁存器是电平触发,而触发器是边沿触发。
锁存器在不锁存数据时,输出随输入变化;但一旦数据锁存时,输入对输出不
产生任何影响。
二,为什么语句的不完整会导致锁存器的产生?
语句不完整即有某些情况的输入对输出无任何影响,根据锁存器的特征,反
映到硬件电路即会产生锁存器。
举例说明: