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Verilog HDL写的简单倍频程序

利用小数分频来得到倍频,倍频的倍数可以通过设置乘法器里面的数据得到
2009-06-12 上传大小:2KB
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评论 共8条

licanle 程序写的不错,不过跟想要倍频器的不一致
2018-09-22
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u013075607 程序不错,很适合初学者
2015-01-25
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zyl2llp 资料很好,程序易懂
2014-05-12
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lance1001 谢谢共享 试用至极
2014-02-22
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dancymax73 可以学习一下,仅此而已
2013-12-02
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wudaxiaosheng 实现的思想很奇怪,而且无法综合.....
2013-07-31
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btzxqusu 可能是我自己笨,我怎么看都不像是倍频器
2013-05-15
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whl032 资料很好,给好评!
2013-03-16
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verilog写的倍频

用verilog写的倍频程序,很好用了,关于分频的以后再上传,大家好好学习一下吧,挺有用的啊

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verilog设计2倍频

用verilog HDL语言通过两种方法实现设计2倍频

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用VerilogHDL语言编写的基于FBGA的四位数字式秒表

秒表输出的值显示范围为00.00~99.99,高位在前,低位在后,数码管显示需要经过BCD-七段数码管编译(实际程序编写的是八段的数码管——即加上)。上电后,显示0000,利用两个按钮S1、S2控制计时。程序是经过老师的试验箱测试过的,能够完成秒表的基本功能

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alu verilog HDL 语言实现

用verilog HDL语言实现ALU 运行于quartus II

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简单倍频verilog程序(Quartus II)

一个工程文件 几段简单的代码 一个输入一个输出(50Mhz倍频到100Mhz)

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基于pll verilog 写的倍频

直接用pll写的一个5倍时钟的倍频器,用modelsim已经验证好。

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ML605_LED 用Verilog HDL编写的LED闪烁的程序,很简单

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Verilog HDL应用程序设计实例精讲

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verilog中用函数写alu

verilog hdl中,用函数写alu算术逻辑单元,输入ab分别为三位,能执行四种运算

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数字DA转换器(FPGA Verilog)

节省大量硬件资源,16位数字信号到模拟信号的转换器,源代码是用Verilog HDL语言写的,这是我在做FPGA时开发的,其代码内容可以移植到嵌入式系统中……

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ALU设计 用Verilog HDL

用Verilog HDL设计一个模块,该模块实现了一个4bit的ALU,可以对两个4bit二进制操作数进行算术运算和逻辑运算   算术运算包括加法与减法   逻辑运算包括与运算、或运算   设计一个模块,利用Verilog HDL模块元件实例化的能力来调用4bit ALU的模块,从而将两个4bit ALU扩展为一个8bit ALU(详见原理框图)   用提供的4bit ALU测试模块对所实现的4 bit ALU进行仿真测试   用提供的8bit ALU测试模块对所实现的8 bit ALU进行仿真测试 对8bit ALU测试模块进行完善,对边界情况进行仿真测试(进位,溢出,结果为负数等)

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数字秒表 verilog HDL实现

自己写的一个数字秒表,已经在实验板上面验证通过 /**********************************************************/ /*MODULE: stopwatch */ /*FILE NAME: stopwatch.v */ /*VERSION: v3.0 */ /*DATE: 2009-05-31 */ /*AUTHOR: ht5815 */ /*DESCRIPTION: stopwatch display whit 8 LEDs */ /**********************************************************/

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verilog HDL语言编写的秒表

在秒表设计中,分模块书写。用在七段数码管上显示。输入频率是1KHZ.可以显示百分秒,秒,分。如要显示小时,只需修改leds里的代码和主模块代码。改程序以通过硬件电路验证。完全正确。

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Verilog HDL 数码管显示程序

Verilog HDL 数码管显示程序,可以动态显示

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基于FPGA用Verilog HDL语言实现的多功能数字钟

这是一个基于FPGA,用Verilog HDL语言实现的多功能数字钟,课程设计的项目。

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基于verilog HDL语言的4位二进制乘法器的设计,其功能是快速、可靠的实现二进制乘法操作。

Based on verilog HDL language 4-bit binary multiplier design, its function is fast and reliable to achieve binary multiplication operation.

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Verilog HDL设计与实战 (文字版)和Verilog HDL程序设计实例详解

《Verilog HDL设计与实战》力求提供一种快速入门的方法,适用于电子相关专业的大学生,以及FPGA的初学者和对FPGA有兴趣的电子工程师,5积分转给需要的同学,让我们一起奋战三星期,造个计算机! 目录 第一部分 ModelSim与Quartus Ⅱ的基本操作 第1章 ModelSim仿真工具与Quartus Ⅱ开发工具的基本操作 1.1 ModelSim仿真操作 1.1.1 新建ModelSim工程及源代码 1.1.2 ModelSim工程及代码编译 1.1.3 ModelSim工程的仿真运行 1.2 quartus Ⅱ开发工具的基本操作 1.2.1 Quartus Ⅱ工程的新建 1.2.2 quartus Ⅱ源代码设计 1.2.3 Quartus Ⅱ工程的编译与综合 1.2.4 Quartus Ⅱ工程的功能仿真 1.2.5 quartus Ⅱ工程的时序仿真 1.2.6 Quartus Ⅱ工程的FPGA引脚分配 1.2.7 Quartus Ⅱ工程的三种下载配置方式 1.3 quartus Ⅱ与ModelSim联合开发的基本操作 1.3.1 quartus Ⅱ代码设计与工程编译 1.3.2 Quartus Ⅱ调用ModelSim仿真 1.4 Quartus Ⅱ自带逻辑分析仪的基本操作 1.4.1 新建SignalTap Ⅱ Logic Analyzer逻辑分析仪文件 1.4.2 SignalTap工具的基本操作 1.5 本章知识点总结 第二部分 Verilog HDL的语法介绍 第2章 Verilog HDL的简要介绍 2.1 什么是Verilog HDL 2.2 Verilog HDL的发展历史 2.3 Verilog HDL的主要功能 2.4 Verilog HDL与VHDL的异同比较 2.4.1 Verilog HDL与VHDL的相同点 2.4.2 Verilog HDL与VHDL的不同点 2.4.3 如何对待Verilog HDL与VHDL 2.5 Verilog HDL代码的词法标记 2.5.1 Verilog HDL的标识符 2.5.2 Verilog HDL的空白符 2.5.3 Verilog HDL的注释 2.5.4 Verilog HDL的值集 2.5.5 Verilog HDL的数 2.5.6 Verilog HDL的字符串 2.5.7 Verilog HDL的文本宏 2.5.8 Verilog HDL的系统函数 2.5.9 Verilog HDL的关键字 2.6 Verilog HDL代码的基本结构 2.7 本章知识点总结 第3章 Verilog HDL的数据对象 3.1 线网型数据对象 3.1.1 线网型数据对象的种类 3.1.2 线网型数据对象的定义 3.1.3 线网型数据对象的多驱动源操作 3.1.4 线网型数据对象的使用 3.1.5 线网型数据对象的向量与标量 3.2 寄存器型数据对象 3.2.1 寄存器型数据对象的定义 3.2.2 寄存器型数据对象的使用 3.2.3 寄存器型数据对象的向量与标量 3.3 存储器型数据对象 3.3.1 存储器型数据对象的定义 3.3.2 存储器型数据对象的使用 3.4 整型数据对象 3.5 时间型数据对象 3.6 实型数据对象 3.7 参数型数据对象 3.8 字符串型数据对象 3.9 本章知识点总结 第4章 Verilog HDL操作符 4.1 Verilog HDL操作数 4.2 Verilog HDL操作符的意义与使用 4.2.1 赋值操作符 4.2.2 算术操作符 4.2.3 逻辑操作符 4.2.4 关系操作符 4.2.5 相等操作符 4.2.6 位操作符 4.2.7 缩减操作符 4.2.8 移位操作符 4.2.9 条件操作符 4.2.10 拼接操作符 4.3 Verilog HDL操作符优先级 4.4 本章知识点总结 第5章 Verilog HDL的并行语句 5.1 Verilog HDL并行语句在Verilog HDL程序中的位置 5.2 Verilog HDL并行语句的并行意义 5.3 assign连续赋值语句 5.4 模块实例化语句 5.4.1 Verilog HDL自带模块的实例化语句 5.4.2 Verilog HDL自定义模块的实例化语句 5.5 initial初始化语句 5.6 always进程语句 5.7 本章知识点总结 第6章 Verilog HDL的顺序语句 6.1 顺序语句在Verilog HDL程序中的位置 6.2 顺序语句的并行执行 6.3 顺序赋值语句 6.4 if条件选择语句 6.4.1 单分支if条件选择语句 6.4.2 双分支if条件选择语句 6.4.3 多分支if条件选择语句 6.5 case条件选择语句 6.5.1 普通ease条件选择语句 6.5.2 casez条件选择语句 6.5.3 casex条件选择语句 6.6 循环语句 6.6.1 for循环语句 6.6.2 repeat循环语句 6.6.3 while循环语句 6.6.4 forever循环语句 6.7 本章知识点总结 第7章 Verilog HDL的自定义原语UDP 7.1 UDP的定义 7.2 组合电路UDP建模 7.3 时序UDP建模 7.3.1 电平触发的时序UDP建模 7.3.2 边沿触发的时序UDP建模 7.3.3 混合触发的时序UDP建模 7.4 UDP模块的实例化 7.5 本章知识点总结 第8章 Verilog HDL的任务与函数 8.1 Verilog HDL的任务 8.1.1 Verilog HDL任务的定义 8.1.2 Verilog HDL任务的调用 8.2 Verilog HDL的函数 8.2.1 Verilog HDL函数的定义 8.2.2 Verilog HDL函数的调用 8.3 Verilog HDL任务与函数的静态与动态的区别 8.4 Verilog HDL的系统任务与函数 8.4.1 显示类系统任务 8.4.2 文件输入/输出类系统任务与函数 8.4.3 时间标度类系统任务 8.4.4 仿真控制类系统任务 8.4.5 仿真时间类系统任务 8.4.6 类型转换类系统函数 8.4.7 随机分布类系统函数 8.4.8 其他系统任务与函数 8.5 本章知识点总结

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非常好的资料!电子版的,我有书,但带着不方便!

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