基于VERILOG HDL的数字系统应用设计
TP312/2645D 2007 ∠世纪高等院校规划教材 可编程逻辑器件快速进阶丛书 基于 Verilog hDL的 数字系统应用设计 (第2版) 王钿卓兴旺编著 k第社 北京 内容简介 本书结合实践系统地介绍了基于 Verilog数字逻辑设计相关的内容,包括工具 使用、RTL设计及 Testbench的设计。 本书共分为7章。第1章对数字逻辑设计进行了概述;第2章介绍了常用EDA 工具的使用;第3章介绍了RTL设计的相关内容;第4章介绍了功能验证及 Testbench相关的内容;第5章结合一个串口配置寄存器的电路对第3章和第4章 的内容进行了实践;第6章对数字信号处理中的常用电路进行了讲解;第7章介 绍了逻辑设计需要考虑的工程因素。 本书适合对 Verilog语法已略有了解的读者阅读,也适于在数字逻辑设计方面 摸索多年的工程师参考。 图书在版编目(CP数据 基于Ⅴ erilog HDL的数字系统应用设计/王钿,卓兴旺 编著.-2版.一北京:国防工业出版社,2007.8 (可编程逻辑器件快速进阶丛书 ISBN978-7-118-05277-0 基.Ⅱ1.①王.②卓..Ⅲ.①硬件描述语言,ⅤHDL 程序设计-高等学校-教材②数字系统一系统设计-高等学校-教 材Ⅳ.TP312TP271 中国版本图书馆CP数据核字(2007)第109710号 ※ 所;出啟社出版发行 (北京市海淀区紫竹院南路23号邮政编码』00044) 北京奥鑫印刷厂印刷 新华书店经售 开本787×10921/6印张19%字数452千字 2007年8月第2版第1次印刷印数1—5000册定价3700元(含光盘) (本书如有印装错误,我社负责调换) 国防书店:(010)68428422发行邮购:(010)68414474 发行传真:(01068411535发行业务:(010)68472764 前言 回顾自己以前在学校学习 VHDL/Verilog的情形,当时不可谓不刻苦,每天起早摸黑, 但是苦于市面上的书籍多以介绍语法为主,缺乏实践的内容,网上的资料又鱼龙混杂、真 假难辨,所以水平提髙很慢。后来因为一次机遇认识了我的老师及一些国外的朋友,他们 给我讲了很多逻辑设计的基本思想,这才让我真正找到了逻辑设计的门路,从此也开始走 上了这条逻辑设计之路 我和我的同伴卓兴旺很愿意将这其中的一些学习经历和大家分享,希望可以让读者少 走些弯路,也希望读者通过这些内容可以快速地入门,在前人的基础上推动中国EDA设 计的发展 学习建议 任何一种语言的语法学习从来都不是一件很难的事,难的是对这门语言背后思想的掌 握。我们希望读者在学习时不要过分拘泥于具体的语法,而要真正地去理解语法背后的思 想;我们并不希望读者对我们的内容全盘接收,而希望读者能够去思考这部分内容的本质 真正知道它们为什么是这样而不是那样。 我们期望读者在学习完这本书后能有如下收获或者体会 (1)能熟练掌握FPGA设计中常用的开发工具 (2)RTL设计的基础在于硬件意识,提高在于理解设计时序的思想。RTL级设计只是 场时序“游戏”。 (3)写好 Testbench的基础在于熟练掌握 Verilog行为级语法,提高在于对 Testbench的 层次有较好的把握。 组织结构 本书由7章组成 第1章逻辑设计发展现状及开发流程 本章主要是对逻辑设计的概况进行介绍。 第2章常用FPGA开发工具的使用 本章介绍了FPGA的常用开发工具的使用,包括:仿真软件 Modelsim60、综合工具 Synplify Pro8.0、 Altera公司的开发软件 Quartus。 第3章RTL级建模 本章介绍了硬件意识、基本语法、目标器件结构、约束原理及如何添加约束及设计时 序的思想。 第4章 Testbench 本章介绍了功能验证涉及到的一些概念、 Verilog行为级的语法及 Testbench的结构 第5章RS232通信程序的设计 本章结合一个串口通信程序设计的例子,对第3章和第4章的内容进行了实践 第6章数字信号处理的Ⅴ erilog设计 数字信号处理是逻辑设计中的另一重要内容,本章对数字信号处理的一些常用电路的 原理进行了详细讲解 第7章逻辑设计的工程因素 本章从芯片的可测性设计、可靠性设计等方面介绍实际工程中需要考虑的因素 其中,第1章和第2章由卓兴旺工程师执笔,第3章和第4章由王钿工程师完成,第 5章、第6章和第7章由崔永俊老师编写 限于我们的水平,错误和不当之处难以避免,欢迎大家发电子邮件与我们讨论相关内 容,我的电子邮箱是:wangdian@Ptom.com。 编著者 2007年5月 目录 第1章逻辑设计发展现状及开发流程…… 1.1硬件描述语言HDL( Hardware Description Language)……… 1.1.1硬件描述语言简介 1.1.2 erilog语言简介 1.2可编程逻辑器件 ··.·自。甲,鲁 1.2.专用ASIC芯片ⅴS.可编程逻辑器件 112334 12.2 FPGAVS,CPLD……… 1.2.3主流FPGA厂商介绍……… 1.24在选择FPGA器件时需要考虑的问题 13基于Ⅴ erilog的FGA设计方法及流程 1.3.1设计方法…… 1.3.2典型的FPGA设计流程 ··自··鲁·自··..···看··....a;s曾甲pa 14SOC与I复用… 1.4.1SOC简介…… 14.2 IP CORE简介……… 56668899 14.3设计方法学的进展… 第2章常用FPGA开发工具的使用 身自中中·曾鲁·鲁 2.1仿真工具 Modelsim 21.1 Modelsim简介 2.1.2用 Modelsim60做功能仿真 12 213用 Modelsim做时序仿真 看由由 16 2.1.4 Modelsim其他一些应用技巧 18 22综合工具 Synplify Pro 221 Synplify Pro简介 22.2用 Synplify pro进行设计综合流程 23集成开发环境 Quartus II 23.1 QuartusⅡ简介 232设计输入…… 29 233约束输入 34 234综合 36 235布局布线 23.6仿真 45 237时序分析 Ⅵ 238编程和配置… 电备自。·qe非。中,中·中· …53 第3章RTL级建模 55 3.1硬件意识… …55 32RTL级语法 57 321 Verilog模块基本结构… …………………57 3.2.2端口定义 ………………58 32.3对带三态输出端口的建模 ………58 32.4对双向端口的建模 卡鲁鲁自自自音·鲁···中寺辛鲁学鲁 …………60 32.5数据类型 垂鲁要要山由。中鲁垂·看音鲁垂罪 3.2.6连续赋值语句 62 327敏感信号列表 62 32.8 always块… ……………62 3.29条件语句……… 63 3210多路分支语句 3211关于 case和 casey的补充说明 …………70 3212if..lse语句与case语句综合结果的比较 3213再谈锁存器…… ∴……………2 3.2.14循环语句…… 3215阻塞与非阻塞赋值 …………74 32.16模块例化… ……74 33常用电路的设计 76 3.31D触发器 .t鲁节曹鲁非非鲁 ……76 3.32多路复用器 ·t自血自自曹鲁鲁曾普 ……………76 3.33多路解复用器 …7 334计数器与分频器……… 78 335移位寄存器 3.3.6时钟使能电路… 85 3.37边沿检测电路 34有限状态机的设计 89 34.1概述 由.。.。.垂鲁鲁非 342 moore型状态机 34.3 mealy型状态机… ,4垂·看··看·音罪 …91 344more型状态机与 mealy型状态机的选用… 93 34.5状态机的代码风格 ……94 34.6状态编码 97 35FPGA结构 105 351FPGA的整体结构…… 看 …106 3.5,2IO管脚 ………………107 3.5.3LE 申曾。鲁 ……………107 3.54LAB… 109 355片内存储单元 3.5.6锁相环与全局时钟网络 3.57DSP模块…… l12 35.8使用FPGA的一些建议 36时序分析的基本概念 l13 36.11su与l4r… 36.2亚稳态 ………………13 363t(o… ………………114 3.6.4 Clock skew………………………… 365FMAx的计算 115 3.6.6 Multicycle path 37同步设计… 117 3.7.1什么是同步设计 ∴………117 372同步设计的优点 …………………117 3.7.3同步设计准则 38约束…… 120 38.1约束对综合工具/布局布线工具的影响 b非音非鲁音自鲁鲁带鲁带 120 382在 synplify中添加约束 120 383在 Quartus中添加约束 127 384静态时序分祈报告 ……………133 39如何提高电路的工作频率 …………….……135 391影响电路工作频率的因素… ………,……………135 392减少走线时延 135 393减少组合逻辑的时延 …137 3.10多时钟域处理 …………138 3101单个信号跨时钟域… ·····“···;··.··..*.···· 139 3.10.2一组信号跨时钟域 ……………140 3.1设计时序 ……142 3.12代码优化 ……143 313RTL级设计的其他注意事项 …145 313.1命名规范 ………145 3.132保持良好的代码风格… …145 313.3参数化设计 146 3134输出应尽可能采用寄存器输出 ……146 3.13.5将相关逻辑放在同一模块 ………146 3.13.6尽量在“叶子”中做逻辑,顶层只做例化………146 3.137“简单” 甲 曹曹自自曲香也自自自即鲁垂D、日 VIⅢ 第4章 Testbench…… ………148 4.1功能验证 148 4.1.1收敛模型 148 4.1.2验证方法… ………149 41.3覆盖率检查 150 42 Testbench概述 150 42]什么是 Testbench …150 4.22为什么要写 Testbench …151 4.2.3 Testbench模型……… …151 4.24一个简单的 Testbench 3行为级的 Verilog语 生一 鲁·由垂垂由·由 155 4.3.1RTL建模VS行为级建模 …155 43.2行为级的 Verilog语法 157 4.3.3再谈阻塞与非阻塞赋值 ……166 434信号竞争问题 …169 44激励和响应 170 4.4.1激励 170 4.4.2响应 175 44.3自动比较响应 申音自音·自·省自着自自音·····专甲甲,·,中鲁垂导 …176 45总线功能模型 ·178 4.5.1总线功能模型的地位……………178 45.2总线功能模型的要求 …………178 453总线功能模型的设计… ……………182 46 Testbench的结构 185 4.6.1 Testbench的层次 185 462 Testbench的重用性 85 第5章RS232通信程序的设计…… 192 5.1RS232基础 ……192 52设计需求 ……193 53模块划分 …………………194 531RTL级划分 …………194 532 Testbench的结构划分 ……194 54RTL级代码 ……195 54. I top_module模块 195 5.4.2 config_registers 模块… 543 frame deal模块…… …201 544 tx frame模块 ……203 545 rx frame模块 207