下载 >  开发技术 >  硬件开发 > ASIC乘法器设计资料

ASIC乘法器设计资料

多年收集的FPGA/CPLD设计乘法器的资料,包括诸多论文和设计文档
2011-11-17 上传大小:16.38MB
分享
收藏 举报
ASIC设计全流程入门资料

ASIC设计全流程入门资料:1、UNIX使用 2、Tcl简介 3、Verilog HDL教程

立即下载
数字逻辑电路的ASIC设计.pdf

科学出版社2004年出版的一套6本中的一本,小日本的。好多人都说需要pdf,就从pdg转换过来了。

立即下载
4*4位阵列乘法器设计

4*4位阵列乘法器设计  用 CPLD 来设计一个 4 ×4 位乘法器,相对于画电路图输入,用 ABEL 语言描述是比较方便的。其算式如下(其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号): a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b0(6) a1b0(3) a0b0(1) a3b1(13) a2b1(9) a1b1(5) a0b1(2) a3b2(15) a2b2(12) a1b2(8) a0b2(4) + a3b3(16) a2b3(14) a1b3(11) a0b3(7) ----------------------------------------------------------------------------------------------------------- p7 p6 p5 p4 p3 p2 p1 p0

立即下载
最全ASIC设计资料

最全ASIC设计资料 收集了很长时间整理完毕 希望给需要的朋友共同成长

立即下载
8位乘法器,用verilog语言编写

用verilog语言编写的8位乘法器,完成了8位二进制的整数乘法,供大家参考

立即下载
VHDL 8位乘法器设计

完整的实验报告 由8位加法器构成的以时序逻辑方式设计的8位乘法器。其乘法原理是:乘法通过逐项位移相加原理来实现,以被乘数的最低位开始,若为1,则乘数左移后与上一次和相加,若为0,左移后以全零相加,直至被乘数的最高位。

立即下载
verilog 4位乘法器

Verilog 4位乘法器设计实现4位二进制数的乘法运算

立即下载
verilog 带符号乘法器代码

verilog 带符号乘法器代码,先求绝对值,最后保存符号位。

立即下载
高级ASIC芯片综合.pdf

不是特别清晰,但是能看清,pdf添加了书签。

立即下载
四位无符号数乘法器的VHDL语言设计

四位无符号数乘法器的VHDL语言设计,四位乘法器输入信号为a_in , b_in , 均为四位无符号数,输出为c_out, 为八位无符号数,有c_out = a_in × b_in 。程序设计中利用a_in与b_in (n) (n= 0, 1, 2, 3) 分别相乘后左移 n位再累加的方法来实现乘法功能。包含程序代码(VHD)、仿真波形图以及简单的设计报告。希望能给你提供一点帮助。

立即下载
数字逻辑电路的ASIC设计

本书是“实用电子电路设计丛书”之一。本书以实现高速高可靠性的数字系统设计为目标,以完全同步式电路为基础,从技术实现的角度介绍ASIC逻辑电路设计技术。内容包括:逻辑门电路、逻辑压缩、组合电路、Johnson计数器、定序器设计及应用等,并介绍了实现最佳设计的各种工程设计方法。

立即下载
数字电路课程设计四位串行乘法器

实验内容: 题目: 4位并行乘法器的电路设计与仿真 功能要求: 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端; 3. 输出为8位; 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤; 6. 每一步骤完成要正确合理; 7. 设计电路时分模块测试。 及实验结果都有在内

立即下载
流水线乘法器verilog HDL代码设计

多级流水线结构,是一种并行的方式,将相邻的两个部分的结果再加到最终的输出乘积上,即排列成一个二叉树形式的结构。

立即下载
16位乘法器VerilogHDL源代码

16位乘法器VerilogHDL源代码,适合于初学者

立即下载
ASIC 随机数发生器 乘法器 串并转换 交通灯控制器

ASIC 随机数发生器 乘法器 串并转换 交通灯控制器

立即下载
基于verilog HDL语言的4位二进制乘法器设计,其功能是快速、可靠的实现二进制乘法操作。

Based on verilog HDL language 4-bit binary multiplier design, its function is fast and reliable to achieve binary multiplication operation.

立即下载
verilog编写的加法树乘法器(流水线)

程序用verilog语言编写了一个具有流水线结构的加法树乘法器。

立即下载
计算机组成原理课程设计-阵列乘法器设计与实现

计算机组成原理课程设计-阵列乘法器设计与实现 带报告与代码

立即下载
存储器应用 乘法器设计

利用适当规格的LPM_ROM设计一个四位乘法运算电路 并利用存储器内容编辑器编辑ROM数据

立即下载
ASIC设计基础ASIC设计基础

ASIC设计基础,ASIC设计基础,ASIC设计基础,ASIC设计基础,ASIC设计基础

立即下载

热点文章

关闭
img

spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
点击完成任务获取下载码
输入下载码
为了良好体验,不建议使用迅雷下载
img

ASIC乘法器设计资料

会员到期时间: 剩余下载个数: 剩余C币: 剩余积分:0
为了良好体验,不建议使用迅雷下载
VIP下载
您今日下载次数已达上限(为了良好下载体验及使用,每位用户24小时之内最多可下载20个资源)

积分不足!

资源所需积分/C币 当前拥有积分
您可以选择
开通VIP
4000万
程序员的必选
600万
绿色安全资源
现在开通
立省522元
或者
购买C币兑换积分 C币抽奖
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
为了良好体验,不建议使用迅雷下载
确认下载
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
为了良好体验,不建议使用迅雷下载
VIP和C币套餐优惠
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
您的积分不足,将扣除 10 C币
为了良好体验,不建议使用迅雷下载
确认下载
下载
您还未下载过该资源
无法举报自己的资源

兑换成功

你当前的下载分为234开始下载资源
你还不是VIP会员
开通VIP会员权限,免积分下载
立即开通

你下载资源过于频繁,请输入验证码

您因违反CSDN下载频道规则而被锁定帐户,如有疑问,请联络:webmaster@csdn.net!

举报

若举报审核通过,可返还被扣除的积分

  • 举报人:
  • 被举报人:
  • *类型:
    • *投诉人姓名:
    • *投诉人联系方式:
    • *版权证明:
  • *详细原因: