第一部分
一、 实验目的与要求:
用 verilog 语言编写出一个除法器的代码,并在 modelsim
中进行功能仿真,认真的完成实验报告。
二、 实验设备(环境)及要求:
在 modelsim 环境下编写代码与测试程序,并仿真;
在 synplify pro 下编译,设置硬件并综合。
三、 实验内容及步骤:
1、 选择除法器的算法,本实验开始采用的是减法实现
除法器的例子(比如十进制中的 a/b,可先比较 a 与
b 的大小,如果 a>b,则商加 1,a<=a-b,再进行比较大
小,直到 a<b,商不变,余数为 a);
2、 选 择 好 算 法 , 进 行 verilog 语 言 编 程 , 再 写 好
testbench 并进行编译与功能仿真;
3、 在中进行初步综合;
4、 完成实验报告;
四、实验结果及数据处理: