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FPGA电子时钟 用verilog语言 可实现时间调节 时间暂停 利用计数分频器 状态转移图 评分:

FPGA电子时钟 用verilog语言 可实现时间调节 时间暂停 利用计数分频器 状态转移图
2009-09-22 上传大小:6KB
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zhurenhuan 非常好的资源 值得拥有!
2019-06-07
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lty998 非常好的资源 值得拥有!
2014-07-18
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zhang_siyuanren 非常好的资源 值得拥有!
2013-10-01
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Verilog编写的运动计时器 数码管显示 有暂停清零功能 绝对好用

此工程是Verilog编写的运动计时器,数码管显示计时时间,有暂停和清零的功能 烧写到板子里好用

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