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加法器是数字EDA课程设计
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2010-04-11
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加法器是数字系统中的基本逻辑器件,减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式:并行进位和串行进位。
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FPGA/CPLD 课程设计
The Course Design of Electronic Design Automation
设计二 十进制计数显示器
一 设计目的
1.熟悉 ispDesignEXPERT System 原理图设计流程的全过程。
2.学习简单时序电路的设计方法、输入步骤。
3.学习层次化设计步骤。
4.学习 EDA 设计的仿真和硬件测试方法。
二 设计原理
该设计有一个顶层文件,一个底层文件。分别是加法计数器和显示译码器。
三 设计任务
1.编写的十进制计数显示器的 VHDL 描述程序。
2.在 ispDesignEXPERT System 或者 QuartusⅡ 上对编码器进行编辑、编译、综合、适配、仿真。
给出功能和时序仿真波形。
3.将输入引脚连接到拨码开关,输出连接到数码显示管,下载后在实验板上验证其功能,记录实验
结果。
四 设计 VHDL 程序
1. 显示译码器
library ieee;
use ieee.std_logic_1164.all;
entity xianshi is
PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;
LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;
end;
architecture xianshi of xianshi is
begin
PROCESS( A )
BEGIN
CASE A IS
WHEN "0000" => LED7S <= "0000001" ;
WHEN "0001" => LED7S <= "1001111" ;
WHEN "0010" => LED7S <= "0010010" ;
WHEN "0011" => LED7S <= "0000110" ;
WHEN "0100" => LED7S <= "1001100" ;
WHEN "0101" => LED7S <= "0100100" ;
WHEN "0110" => LED7S <= "0100000" ;
WHEN "0111" => LED7S <= "0001111" ;
WHEN "1000" => LED7S <= "0000000" ;
WHEN "1001" => LED7S <= "0001100" ;
WHEN "1010" => LED7S <= "0001000" ;
WHEN "1011" => LED7S <= "1100000" ;
WHEN "1100" => LED7S <= "0110001" ;
WHEN "1101" => LED7S <= "1000010" ;
WHEN "1110" => LED7S <= "0110000" ;
WHEN "1111" => LED7S <= "0111000" ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ;
2. 加法计数器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jiafaqi is
PORT (CLK : IN STD_LOGIC;
RST : IN STD_LOGIC;
ENA : IN STD_LOGIC;
OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
end;
architecture jiafaqi of jiafaqi is
SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P_REG: PROCESS(CLK, RST, ENA)
BEGIN
IF RST = '1' THEN CQI <= "1010";COUT<='0';
ELSIF (CLK'EVENT AND CLK = '1') THEN
IF ENA = '1' THEN CQI <= CQI - 1;
if CQI="0000" then CQI<="1010";COUT<=NOT COUT;
END IF;
end if;
END IF;
OUTY<=CQI;
END PROCESS P_REG ; --进位输出
end;
五 设计步骤
1.启动 ispDesignEXPERT System,在自定的路径下建立新的 VHDL 工程,以 MUT 为文件名,输
入以上程序,选择合适的器件,保存。
2.编译
A.在项目管理器左边的项目源文件(SourcesinProject)。
B.双击原理图编译(CompileSchematic)处理过程。
C.编译通过后,CompileSchematic 过程的左边会出现一个绿色的查对记号,以表明编译成功。
3.时序仿真
ispDesignEXPERTSystemProjectNavigator 主窗口中选中左侧的文件,双击右侧的
TimingSimulation 栏,进行时序仿真。截取波形。
4.引脚锁定
5.器件的编程下载
连接好接口,将程序加载到实验板上,运行,通过管脚控制,观察实验结果
设计三 4 位加法器
一 设计目的
1.设计并实现 4 位加法器的设计
2.学习顺序语句 CASE 的描述方法。
3.熟悉 EDA 的延迟仿真分析技术。
4.熟悉 EDA 硬件测试技术。
二 设计原理
加法器是数字系统中的基本逻辑器件,减法器和硬件乘法器都可由加法器来构成。多位加法器的
构成有两种方式:并行进位和串行进位。并行进位加法器设有进位产生逻辑,运算速度较快;串
行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的
资源。随着位数的增加,相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此,
在工程中使用加法器时,要在速度和容量之间寻找平衡点。
三 设计任务
1.编写 4 位加法器的 VHDL 描述程序。
2.在 ispDesignEXPERT System 或者 QuartusⅡ 上对编码器进行编辑、编译、综合、适配、
仿真。给出功能和时序仿真波形。
3.将输入引脚连接到拨码开关,输出连接到发光二极管,下载后在实验板上验证其功能,记录
实验结果。
四 设计 VHDL 程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS
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