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使用VHDL语言编写的一位全加器程序,希望对大家有帮助
2009-04-25 上传大小:13KB
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4位全加器设计

其中CIN表示输入进位位,COUT表示输出进位位,输入A和B分别表示加数和被加数。输出SUM=A+B+CIN,当SUM大于15时,COUT置‘1’。 设计过程中可以首先采用文本编辑方法设计1位全加器,而后通过多个1位全加器采样图形输入方法级联实现4位全加器设计。也可以根据输出与输入的逻辑关系写出其布尔代数式,根据布尔代数式用基本逻辑门实现全加器。

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四位全加器verilog代码

`timescale 1ns/1ns module fulladd_4(sum,c_out,a,b,c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in; wire p0,g0,p1,g1,p2,g2,p3,g3; wire c4,c3,c2,c1; ............ ............

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