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verilog实现简易抢答器 评分

verilog 代码,很简单,仅供初学者参考!

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zhenghuiling119 程序思想不错,谢谢楼主分享
2015-12-23
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u014515202 挺简单 不有没有原理图 还好吧 没有计时模块
2014-04-02
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fyk189 程序思想不错
2013-12-15
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zhujinhai1992 做的还不错啊
2013-04-23
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基于Verilog的三人抢答器

实现的功能: 1.设计一个十秒的倒计时计时器用于选手看题准备并且设计一个60秒的倒计时用于答题。 2.设计电路实现三人抢答。 3.实现用LCD1602显示当前比赛进行的状态。各个状态如下: (1)抢答前显示开始抢答和该问题为第几个问题(共有5题):“Begin!”“Question-x”。 (2)若在十秒的该抢答时间内无人抢答,显示失败,下一题。“Fail to quiz!“”Next!“。 (3)抢答后显示抢答选手姓名,如:“Respondent”“Zhangsan”。 (4)选手抢到题后该选手指示灯亮,回答完毕或回答时间到熄灭。 (5)若选手在六十秒的回答时间内未完成回答则显示失败。“Fa

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基于fpga的抢答器(verilog)

1, 用了3个输入代表抢答按钮,如果想设置更过直接更改; 2, 初始时倒计时为10s; 3, 如果倒计时为10s没人抢答,按下复位键,重新开始抢答; 4, 在倒计时10s内有人抢答,则倒计时停止减一; 5, 序号显示的是第一个抢答的人对应的序号,其他人抢答无效; 6, 按下复位键,重新开始抢答。

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一个FPGA实现的八人抢答器

该抢答器使用VHDL语言编写,能实现: (1)能够进行多路抢答,抢答台数为8. (2)能够在抢答开始后进行20秒倒计时,20秒倒计时后无人抢答则显示超时,并报警。 (3)能显示超前抢答台号并显示犯规警报。 (4)系统复位后进入抢答状态,当有一路抢答按键按下,那么该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示牌显示该路抢答台号。

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FPGA/Verilog四人抢答器

1.设计用于竞赛抢答的四人抢答器。 (1)有多路抢答,抢答台数为4; (2)抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,发出报警信号; (3)能显示超前抢答台号并显示犯规警报。 2.系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示该路抢答台号。 3.用Verilog HDL语言设计符合上述功能要求的四人抢答器,并用层次化设计方法设计该电路。

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EDA四人抢答器Verilog编程

① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次加10分,答错一次减10分。 ⑤ 设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭示警,并显示犯规的组别序号。

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四人抢答器_HDL

四人抢答器、HDL、本科时期的课程设计、附有源代码等。

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4人逻辑抢答器

4人逻辑抢答器

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fpga智力抢答器源码

4 个数码管显示 9,当 4 个按键(S0,S1,S3,S4)其中一个按 键随机按下时,与之对应的数码管开始倒计时 10 秒钟,该案件抢答成功,其他数码管状态为熄灭。

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基于verilog 设计的抢答器

① 用EDA实训仪的I/O设备和PLD芯片实现电子抢答器的设计。 ② 电子抢答器具有1只主持人按钮和8只抢答选手按钮。 ③ 只有在主持人按钮按下后才开始抢答,当最先抢答的选手按钮按下后,其余选手的抢答按钮被封锁(无效)。 ④ 用EDA实训仪上的1只八段数码管显示抢答选手的序号

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FPGA智力抢答器设计

抢答器具有锁存、定时、显示和报警功能。即当抢答开始后,选手抢答按动按钮,锁存器锁存相应的选手编码,同时用LED数码管把选手的编码显示出来,并且开始抢答时间的倒计时,同时用LED数码管把选手的所剩抢答时间显示出来。而在选手按键抢答以及抢答时间倒计时到时的时候都有报警以提醒主持人和选手。

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基于VerilogHDL语言的新型抢答器设计

本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输 入,具有抢答倒计时功能,对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍 抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模 块化和层次化的思想,使设计十分简单,能够广泛应用于各种竞赛中

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