如何写好状态机 Verilog FSM

第七章 有限状态机和可综合风格的Verilog HDL

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第七章 有限状态机和可综合风格的Verilog HDL

前言

Verilog HDL模块的关键。在本章中我们将通过各种实例由浅入深地来介绍各种可综合风格的Verilog

HDL模块，并把重点放在时序逻辑的可综合有限状态机的Verilog HDL设计要点。至于组合逻辑，因为

比较简单，只需阅读典型的用Verilog HDL描述的可综合的组合逻辑的例子就可以掌握。为了更好地掌

握可综合风格，还需要较深入地了解阻塞和非阻塞赋值的差别和在不同的情况下正确使用这两种赋值

的方法。只有深入地理解阻塞和非阻塞赋值语句的细微不同，才有可能写出不仅可以仿真也可以综合

的Verilog HDL模块。只要按照一定的原则来编写代码就可以保证Verilog模块综合前和综合后仿真的

一致性。符合这样条件的可综合模块是我们设计的目标，因为这种代码是可移植的，可综合到不同的

FPGA和不同工艺的ASIC中，是具有知识产权价值的软核。

哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。

（这里指的是米里Mealy型有限状态

图7.1 状态转移图

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上面的状态转移图表示了一个四状态的有限状态机，它的同步时钟是Clock,输入信号是 A 和 Reset,

always @(posedge Clock)

if (!Reset)

begin

state <= Idle; F<=0; G<=0;

end

else

start: if (!A) state <= Stop;

else state <= start;

Stop: begin

endcase

endmodule

[例2]:module fsm (Clock, Reset, A, F, G);

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if (!Reset)

begin

state <= Idle; F<=0; G<=0;

end

else

case (state)

Idle: begin

Clear: begin

一种编码好要看具体情况而定。对于用FPGA实现的有限状态机建议采用独热码，因为虽然采用独热编

码多用了两个触发器，但所用组合电路可省下许多，因而使电路的速度和可靠性有显著提高，而总的

单元数并无显著增加。采用了独热编码后有了多余的状态，就有一些不可到达的状态，为此在CASE语

句的最后需要增加default分支项，以确保多余状态能回到Idle状态。

我们还可以再用另一种风格的Verilog HDL模型来表示同一个有限状态，在这个模型中，我们用always

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[例3]

module fsm (Clock, Reset, A, F, G);

input Clock, Reset, A;

output F,G;

reg [1:0] state ;

else

state <= Nextstate;

assign Nextstate = ( state == Idle ) ? ( A ? Start : Idle ) :

endmodule

我们还可以再用另一种风格的Verilog HDL模型来表示同一个有限状态，在这个模型中，我们分别用沿

触发的always语句和电平敏感的always语句把状态机的触发器部分和组合逻辑部分分成两部分来描

[例4]

module fsm (Clock, Reset, A, F, G);

input Clock, Reset, A;

output F,G;

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if (state == Idle)

if (A)

if (!A)

Nextstate = Stop;