基于FPGA的Verilog语言的计时器和倒计时的系统设计

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功能描述: 1.计时器:24小时计时器由2个60进制加计数器和I个24进制加计数器构成,输入CLK为1Hz(秒)的时钟,经过60进制加计数后产生1分钟的进位时钟信号,再经过60进制加计数后产生I小时的进位时钟信号送给24进制加计数器进行加计数,当加计数到达23: 59; 59后,再来一个秒脉冲,产生时的进位输出。将两个60进制加计数器和-一个24进制加计数器的输出送数码管显示,得到计时器的显示结果。其中,秒脉冲由EDA实调仪上的20MHz晶振分频得到。 2.倒计时:24小时倒计时器由2个60进制减计数器和1个24进制减计数器构成输入CLK为1Hz(秒)的时钟,经过60进制减计数后产生I分钟的借位时钟信号,再经过60进制减计数后产生I小时的借位时钟信号送给24进制减计数器进行减计数,当减计数到达00: 00: 00后,产生时的借位输出,同时24小时倒计时器停止倒计时,并发出提醒信号。将两个60进制减计数器和一个24进制减计数器的输出送数码管显示,得到倒计时的显示结果.其中,秒脉冲由EDA实训仪上的20MHz晶振分顿得到。 3.附加100天倒计时:参考倒计时代码即可实现。

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