没有合适的资源?快使用搜索试试~
我知道了~
文库首页
课程资源
专业指导
Verilog_时钟电路
Verilog_时钟电路
需积分: 9
3 下载量
43 浏览量
2013-04-23
18:10:40
上传
评论
收藏
53KB
DOCX
举报
温馨提示
立即下载
Verilog_时钟电路Verilog_时钟电路
资源推荐
资源评论
verilog时钟
浏览:33
采用verilog语言,运行在FPGA上的时钟程序,包括小时、分钟、秒,进行计时、
FPGA-verilog-digital-clock.zip_verilog_verilog FPGA_verilog数字时钟_
浏览:59
FPGAverilog数字时钟,基于quartal ii 下的数字时钟电路程序
基于Verilog的时钟
浏览:146
4星 · 用户满意度95%
本作品是用Verilog语言写的一个时钟,在CPLD的运行过的,没有问题。很好的资源,和大家共享一下~
基于Verilog的数字时钟
浏览:60
本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码,采用自顶而下的设计方法对代码进行综合、适配、功能仿真,最后下载入Cyclone EP2C5T144的FPGA核心板,实现了数字时钟的设计要求。
clk_divider:Verilog时钟分频器电路
浏览:3
clk_divider演示 Verilog时钟分频器电路
Verilog BCD码时钟+扫描电路
浏览:38
3星 · 编辑精心推荐
Verilog BCD码时钟+扫描电路
用于FPGA的Verilog_时钟
浏览:35
用于FPGA的Verilog_时钟
rs232_verilog_verilog_rs232_
浏览:25
串口接收模块程序 是一个经典的边沿检测电路,通过检测串口接收端uart_rxd的下降沿来捕获起始位。一旦检测到起始位,输出一个时钟周期的脉冲start_flag,并进入串口接收过程。串口接收状态用rx_flag来标志,rx_flag...
fpga2_quartus程序语言_quartus数字_fpga_时钟电路_fpga编程语言_
浏览:33
在熟悉Quartus基本操作、Verilog编程语言的基本规则、SignalTap的基本应 用后,完成数字秒表及时钟的设计
spi_verilog_master_slave_latest.tar.gz_Master/Slave_spi verilog
浏览:70
该项目从需要具有强大而简单的以VHDL编写的SPI接口核心开始,用于通用的FPGA到设备接口。 所产生的内核产生小而高效的电路,从非常慢的SPI时钟到超过50MHz的SPI时钟。
实验报告一.zip_QRQ3_verilog BUC_verilog hdl_频率计
浏览:110
设计一个8位数字显示的简易频率计。要求: ...②电路输入的基准时钟为1Hz,要求测量值以8421BCD码形式输出; ③系统有复位键; ④采用分层次分模块的方法,用Verilog HDL进行设计。 ⑤写出测试仿真程序
Verilog时钟分频
浏览:104
verilog 时钟分频,50Mhz分频成5Mhz的实现代码
数字时钟Verilog
浏览:44
数电课程设计 FPGA上实现,设计要求 1.有4只数码管分别显示小时及分钟 2.用LED灯闪烁表示秒 3.可以扩展功能
用于FPGA的Verilog-时钟
浏览:140
用于FPGA的Verilog-时钟
Verilog设计-时钟分频
浏览:23
5星 · 资源好评率100%
Verilog设计_时钟分频 时钟分频的设计,实现任意的奇数分频和偶数分频。 分频的本质是引入一个计数器,到特定的时候指示反转,从而达到分频的效果。 通过控制计数器的动作进而控制占空比,但是奇数分频想通过计数器直接分频出占空比50%的时钟是不可能的,必须要通过中间的临时波形,做一些逻辑 “与” “或” 的动作才能得到占空比50%的分频时钟。 方法有很多种,我的代码中统一使用异或,通过参数化控制可
用Verilog编的时钟分频程序
浏览:123
这是光通信中PPM调制方式中的时钟分频程序,此程序使用Verilog语言编程,并且编译成功,希望对大家有所帮助
数字时钟的Verilog HDL实现
浏览:66
利用Verilog HDL语言,实现的数字时钟,结果简单,非常通俗易懂,容易通读,非常适合初学者下载
1 .rar_VHDL/FPGA/Verilog_Verilog_
浏览:94
5星 · 资源好评率100%
设计一个信号赋值逻辑电路,在时钟信号上升沿到来时将4位信号a赋值给4位信号b,同时将信号b的原始值赋值给信号c
Verilog 语言实现2倍频程序
浏览:193
3星 · 编辑精心推荐
简单的verilog程序,实现输出信号为输入信号的2倍频。
基于verilog 语言的数字电子钟设计
浏览:99
5星 · 资源好评率100%
基于verilog 语言的数字电子钟设计,数码管实时显示时、分、秒的数字时钟(24小时显示模式);可以调节小时,分钟;能够进行24小时和12小时的显示切换;可以设置任意时刻闹钟,并且有开关闹钟功能;有整点报时功能,...
verilog 时钟显示
浏览:11
4星 · 用户满意度95%
在FPGA上面实现通过seg管实现时钟显示
用Verilog 写的时钟并用1602显示
浏览:118
用Verilog 写的时钟并用1602显示,通过计数来写的时钟,代码运行无错误,并下载可执行
EDA时钟Verilog代码.pdf
浏览:56
EDA时钟Verilog代码.pdf
Verilog实现USB2.0接口电路
浏览:144
Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路Verilog实现USB2.0接口电路
Verilog时钟(带闹铃等功能)
浏览:139
Quartus II:基于FPGA中Verilog语言的时钟,具有闹铃、报时等功能,添加了按键去抖
Verilog时钟(按键去抖功能)
浏览:174
基于Verilog的时钟,带按键去抖、闹铃、报时等功能,内附详细代码解释
华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料.zip
浏览:16
5星 · 资源好评率100%
Verilog典型电路设计 华为.rar 一种将异步时钟域转换成同步时钟域的方法.pdf 华为coding style.rar 华为FPGA设计流程指南.doc 华为FPGA设计规范.rar 华为VHDL设计风格和实现.rar 华为专利:一种快速无毛刺的时钟倒换...
1.rar_VHDL/FPGA/Verilog_VHDL_
浏览:180
输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个...
verilog 跑表时序逻辑电路,通过按钮控制及数字显示,有时分秒显示,可以清零、开始和暂停
浏览:42
clk I 1 系统时钟,10 MHz rst_n I 1 异步复位,低电平有效 clear I 1 清零按钮,上升沿有效 start_stop I 1 开始/暂停按钮,上升沿有效 hr_h O 4 时高位输出,取值0~9 hr_l O 4 时低位输出,取值0~9 min_h O 4 分...
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低,若资源使用遇到问题可联系上传者,3个工作日内问题未解决可申请退款~
联系上传者
评论
caozhen318
粉丝: 2
资源:
7
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场,查看用户热搜
最新资源
华奥汽车销售集团网源码.rar
2020安装.zip
基于java的企业门户网站源码
Qt/opencv 二维码视频解析读取程序
libADLMIDI1-1.5.1-bp155.1.7.aarch64.rpm
pytorch transformer notebook 源代码
基于python和resnet50的垃圾分类识别项目源码+全部数据.zip
C语言进阶学习资料,关于预处理,文件处理,结构体,位移运算的学习 大学生期末复习资料,程序设计课程复习资料
c++少儿编程专业教师使用资料
box1234567890
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功