基于FPGA的数字钟设计报告

EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个

基于FPGA的数字电子时钟设计

使用verilog语言进行编写程序，综合实现数字电子时钟的功能

基于FPGA的数字时钟设计

使用VHDL编写的基于FPGA的时钟设计，初学者编写。分计时器以及小时计时器都可以根据这个编写，虽然比较简单，但是很实用

FPGA设计数字钟

利用vivado平台设计数字钟，设计状态机分时复用数码管位选端，逐位置入数字并计时，初学者设计多多包涵

基于fpga的数字时钟实现

用fpga实现的高精度的数字时钟，用verilog编写的，但是有的地方出现了问题，望高手不吝赐教啊

FPGA课程设计，数字时钟，verilog编写

FPGA使用verilog硬件语言编写的数字时钟，包含功能：整点提示，校准时钟，六位显示，内部还含有测试文件，使用的时modelsim仿真软件进行仿真。

verilog数字钟报告（含代码）

大学数电实验报告，使用quartus ii软件编写verilog代码实现数字钟，有计时，校准，复位，闹钟，报正点数，时制切换功能

基于FPGA的数字钟

基于FPGA的电子时钟设计，具有调时、整点报时等功能。用简单的计数和进位的功能实现、用6位数码管显示。