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AES算法的FPGA实现
AES算法的FPGA实现
AES
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AES算法FPGA实现 FPGA上得AES 实现
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基于FPGA的AES算法实现
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aes128位数据加解密算法源码，有veriolg硬件描述语言写的
FPGA实现AES256位加密算法和解密算法
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该工程源码是通过了modelsim和ISE仿真调试的，主要功能是在FPGA环境下实现了AES256位密钥加解密。
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包含AES加密算法的FPGA实现以及c语言实现方法，可以运行
基于FPGA的AES加密算法的高速实现
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AES s盒生成代码
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AES的S盒可以用扩展的欧几里德和费马定理来写，这里我采用费马定理。要注意的是S盒的求逆过程是在加瓦罗域下进行的，所以里面的所有乘法、除法、加法、减法都是在加瓦罗域下进行。
AES的verilog实现
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AES密码算法的verilog描述及testbench实现，AES加密算法是目前的高级加密标准之一，代码写的不是很好，但是可以供大家参考一下并提出意见
AES加密解密verilog代码.pdf
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AES加密解密verilog代码，仅供学习使用，请勿商业用途。 高级加密标准(英语:Advanced Encryption Standard，缩写:AES)，在密码学中又称Rijndael加密法，是美国联邦政府采用的一种区块加密标准。
aes_sbox代码
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aes加密算法的字节替换代码，此代码是用verilog语言编写的
AES算法实现
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AES算法实现，使用C++语言编写的MFC程序，可选择不同密钥长度进行加解密。明文可直接在界面输入，也可通过文件读入，密文也可以在界面或文件中查看。
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高级加密标准AES算法的FPGA实现 FPGA上的AES 实现
加密算法FPGA实现.zip
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涵盖各类加密算法实现的文档，典型密码算法FPGA实现-DES,AES,3DES,等一些常见算法的FPGA实现
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AES256verilog代码
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AES为分组密码，分组密码也就是把明文分成一组一组的，每组长度相等，每次加密一组数据，直到加密完整个明文。在AES标准规范中，分组长度只能是128位，也就是说，每个分组为16个字节（每个字节8位）。密钥的长度可以使用128位、192位或256位。
s盒的C语言实现，S盒.cpp文件
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S盒的C语言加解密实现，环境VC++6.0，内含注释解析
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原子能级数 AES算法的实现。 用法示例： < script src = "../src/aes.js" > < / script > < script src = "../src/aes-ctr.js" > < / script > < script > var secretKey = '08090A0B0D0E0F1012
密码学AES算法的实现
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密码学中AES算法的实现，c++代码，注释清晰，直接运行
AES加解密算法的实现
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文件包含AES源代码以及验证部分代码和综合后生成的文件，仅供参考！
SM4及AES算法实现
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来自信息安全引论课程资料，侵删。
aescore.rar_AES FPGA verilog_AES VHDL_AES的verilog实现_AES算法_securi
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基于FPGA的AES算法实现的VERILOG源代码，对于信息安全专业研究AES算法的硬件实现很有用
AES-128算法的FPGA优化实现.pdf
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基于FPGA的AES加密算法密码模块
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包含完整的基于FPGA的AES加密算法密码模块代码，使用语言Verilog
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