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8位CISC微处理器的设计与实现
8位CISC微处理器的设计与实现
微处理器
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8位CISC微处理器的 设计与实现
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8位CISC计算机设计
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基于FPGA的8位CISC嵌入式CPU设计，包括时序仿真图，程序，硬件框图
FPGA架构的8位CISCCPU设计
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8 位 CPU vhdl实现（含全部源代码）
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我是2014级复旦的研究生。这是一个8位的CPU设计VHDL实现。本CPU基于RISC架构，实现了cpu的基本功能如：加减乘除运算，跳转等。此外，里面有一个17位的ROM区，是存储指令的。你可以写出一段17位的指令代码，并放入ROM区，该CPU即可自动运行出结果。压缩包里是源代码和我们当时的设计要求。本源代码的最后调试时在地址0--17是放入的斐波纳契数字(Fibonacci Numbers)指令
8位的CPU设计fromopencore
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一个简单的8位的CPU设计，来源于opencore，程序简单，适合初学者学习，里面附有详细的结构图和原理图。
8位CPU quartus 9.0版本
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实验报告包含了CPU各功能部件的硬件设立报告、测试报告及实验小组个人实验心得和参考文献。 硬件设计报告部分包含了CPU各部件的硬件结构、接口功能、封装图，测试报告包含了CPU各部件及CPU整体的测试运行结果。
经典8位RISC-CPU设计（附testbench）
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采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！
vhdl语言设计cpu
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用vhdl实现给定指令的处理器的设计，可以直接下载到硬件实现测试
4位和8位，8运算，QUARTUS简易处理器
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4位和8位，8运算，QUARTUS简易处理器，能在Quartus运行。。
Lattice超精简8位CPU设计，源代码和例程
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Lattice超精简8位CPU设计，仅用100个左右LUTS，可在CPLD上运行，可谓超牛的设计，无论是设计还是学习都有极高的参考价值
基于FPGA的8位CISC微处理器的设计与实现
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本文介绍了一种基于FPGA芯片的8位CISC微处理器系统，该系统借助VHDL语言的自顶向下的模块化设计方法，设计了一 台具有数据传送、算逻运算、程序控制和输入输出4种功能的30条指令的系统。在QUARTUSII系统上仿真成功，结果表明该微处理器系统可以运行在100 MHz时钟工作频率下，能快速准确地完成各种指令组成的程序。
近阈值低功耗8位微处理器的设计与实现.pdf
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基于VHDL语言的设计8位CISC微处理器实例.pdf
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CISC处理器调试系统的设计实现，详细软硬件架构、流程、代码
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本文设计了一个基于JTAG协议的片上调试器，该片上调试器实现了微指令和机器指令的单步、断点以及读取处理器内部寄存器和写入PC、处理器复位等常用调试功能。构建扫描链时采用独立的扫描通路不对处理器本身寄存器做任何修改，这样在保证实现调试功能的同时还最大程度的保护了处理器数据通路的独立性，将对处理器的侵入性降到一个比较低的水平。
单片机与DSP中的用8位微处理器实现数字低通滤波器设计
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一个简单的汇编程序适合于微处理器实现数字低通滤波器。 滤波常发生在模拟世界。不幸的是，在数字领域，工程师通常主要使用DSP（数字信号处理器），而不是8位单片机实现滤波。这个情形的发生，是因为滤波器设计的算法比大多数工程师乐于处理的算法更复杂。而且，数字滤波需要计算整形数，而不是浮点数。这引发了两个问题。第一，有限位的舍入误差降低了滤波器响应，甚至使它不稳定。第二，必须用整数算法处理小数值。
CPU设计VHDL语言
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自己写的一个VHDL 16位CPU程序，其中有mbr mar 等模块。
复杂模型机的设计说明书
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1、根据任务要求设计整机系统的方案。 2、存储系统：使用模型机的存储模块，说明存储器的输入输出时序，模块连接方式等。 3、运算器：使用模型机的器件，组成带有片间串行进位16位算数逻辑运算功能的运算器。 4、微程序控制器模块：使用教学机的系统，设计微程序控制器 5、设计模型机指令系统：（含设计微指令格式、微程序流程图，每条指令所对应的微程序等）。 指令系统包括下列指令： IN OUT STA L
CPU实验 使用VHDL
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一次课程设计，写得不好，完全是交流学习所用，呵呵
VHDL_8位CPU设计_包含程序
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8位CPU的简单设计，从CPU的设计指令开始，从取指令到执行指令，了解CPU的工作原理，其实CPU并不是很神的东西，只是重复做一件事情而已
16位CISC CPU的设计及仿真
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16位CISC CPU的设计及仿真，复杂指令集CPU设计VHDL代码。
基于FPGA的微处理器内核设计与实现
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与传统投片实现ASIC相比，FPGA具有实现速度快、风险小、可编程、可随时更改升级等一系列优点，因而得到了越米越广泛的应用。MCS-51应用时间长、范围广，相关的软硬件资源丰富，因而往往在FPGA应用中嵌人MCS-51内核作为微控制器。但是传统MCS-51的指令效率太低，每个机器周期高达12时钟周期，因此必须对内核加以改进，提高指令执行速度和效率，才能更好地满足FPGA的应用。 通过对传统MC
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基于FPGA的RISC微处理器的设计与实现
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基于FPGA和电子设计自动化技术，采用模块化设计的方法和VHDL语言，设计一个基于FPGA的RISC微处理器。该微处理器主要由控制器、运算器和寄存器组成，具有指令控制、操作控制、时间控制和数据加工等基本功能，其指令长度为16位定长，采用立即寻址和直接寻址两种方式。仿真结果表明，基于FPGA的RISC微处理器的时钟频率为23.02MHz，且功能完全达到设计要求。
精简指令集程序内置CPU设计（8位和16位）
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精简指令集程序内置CPU设计（8位和16位),结合本作者博客进行查看后，下载程序。配套使用，效果更好。
计算机组成原理课设.zip
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一个压缩包,里面含有 Verilog源码和课设报告两个文件夹 源码有六个实验 1/2分频器 触发器 全加器 8位比较器 等 还有个自选题存储器 实验报告 包括实验目的,实验题目,实验要求,仿真图分析,实验心得等 直接就可以用了
quartus-硬布线单周期16位CPU逻辑设计
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该文件主要实现硬布线单周期16位CPU的设计，通过Quartus II 15.0软件设计平台设计逻辑电路，通过仿真模拟验证组合逻辑电路的正确性，用FPGA测试板来完成了本次实验。该实验从总体逻辑设计（指令模块和器件单元设计模块）入手，完成了6条指令（ADD、LW、SW、BEQ、JMP、CLEAR）的设计、CPU数据通路和控制线路图的设计。再进行CPU中主要模块详细设计，指令通过列出逻辑式进行逻辑门
硬件技术基础课程设计 硬布线CPU设计 包含Quartus布线、代码+实验报告 CPU.rar
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硬件技术基础课程设计 硬布线CPU设计 包含Quartus布线、代码+实验报告 实验报告目录 摘 要 3 Abstract 3 一、设计目标 3 二、具体设计 3 2.1指令设计 3 2.2指令处理步骤设计 4 2.3总体通路设计 6 2.3控制信号设计 7 2.4指令流程图 7 2.4.1 ADD指令 8 2.4.2 LW指令 9 2.4.3 SW指令 10 2
输入包含10个整数(无符号数)的数组M,输出中位数。
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桂林电子科技大学计算机与信息安全学院计算机组成原理课程设计，题目为输入包含10个整数(无符号数)的数组M,输出中位数。文件里面有代码，有文档。下载可直接使用。
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阿猪12138
2020-06-19
只有一个很小的PDF文件，一点用都没有。
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