下载 >  课程资源 >  专业指导 > 计算机组成原理——Verilog语言实现的32位并行加法器

计算机组成原理——Verilog语言实现的32位并行加法器 评分:

用并行方法实现的加法器,比一般的串行方法更加高效。Verilog语言实现。
2009-12-25 上传大小:52KB
分享
收藏 (5) 举报

评论 共9条

xiaoyanxiaoban 并行方法实现的加法器,比一般的串行方法更加高效,挺好的
2015-12-15
回复
tanhaiqing19911225 这个东西不错,可以用
2015-09-28
回复
qq_23861831 我怎么仿真不出来,新手
2014-11-23
回复
willingmumu 测试了是可用滴
2013-03-17
回复
peiningxin 纯并行实现,看起来觉得占用空间好大,运算速度也应该挺慢的。
2013-03-04
回复
la357640199 这个挺好的,我就是想要这样的. 用的不是4个加法器合成而是直接每个全加器进行运算.所以占用资源比较大.
2013-02-27
回复
lazerylee 测试可行,不错
2012-11-13
回复
lz_15219600 综合能通过,但是综合报告中显示计算延时较长,可能要17多ns吧,比乘法器的计算延时还长
2012-08-28
回复
jinc09 32位并行加法器,测试可以用~
2012-04-07
回复
计算机组成原理-全加器

文件为 jed sch syn格式 使用的系统为白中英教材的配套系统

立即下载
计算机组成原理实验单周期CPU设计实验代码以及实验报告(vivado)

中山大学数据科学与计算机学院计算机组成原理实验作业代码

立即下载
Verilog HDL语言设计计数器+加法器
串行加法器 并行加法器 超前进位加法器
四位并行加法器实例

自己仿照网上和老师说的四位并行加法器画的图,应该没什么问题

立即下载
32位选择进位加法器(经MODELSIM ISE及FPGA实现

32位选择进位加法器(经MODELSIM ISE及FPGA实现) ZJU计算机组成原理实验

立即下载
32位加法器 verilog代码

32位加法器 verilog代码 其中还包含全加器、四位加法器的代码

立即下载
16位并行加法器,以quartus II程序画出的 计算机组成原理

计算机组成原理的作业,用quartus II 画出的16位并行运算器的电路图,是.bdf文件

立即下载
基于MIPS指令集的32位CPU设计与Verilog语言实现_流水线CPU

用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下。

立即下载
32位快速加法器(Verilog)

32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

立即下载
Verilog HDL 64位并行加法器

采用verilog编写,包含测试代码,可以选择实现8位、16位、32位、64位的加法。

立即下载
verilog 编写的32位加减法器

用Verilog编写的32位加减法器,有nclaunch 仿真功能图,有design_vision 的门级仿真结果,代码提供了两种基础加法器架构:逐位进位加法器和超前进位加法器,值得学习。

立即下载
MIPS五级流水线CPU(verilog实现)

计算机组成原理课程实验:一个MIPS五级流水线CPU 内含全部源代码和实验文档,verilog实现,开发平台为ISE

立即下载
计算机组成原理实验 Quartus 四位全加器

计算机组成原理实验 Quartus 四位全加器

立即下载
8位带符号二进制加法器(verilog

设计带符号位的 8 位加法器电路,每个加数的最高位为符号位,符号位‘1’ 表示-,符号位‘0’表示+

立即下载
MIPS32位单周期CPU 32位MIPS单周期CPU 可以实现16条指令

MIPS32位单周期CPU 32位MIPS单周期CPU 可以实现16条指令

立即下载
组成原理实践报告(8位ALU)

在计算机组成原理课程介绍的计算机各组成部分的结构及功能的基础上,完成一个简单模型计算机的分析设计;具体包括运算器、存储器、控制器等主要功能模块,难点在于指令系统对应下微程序控制器的结构安排与微指令编码。(运算器电路的核心是ALU电路)

立即下载
计算机组成原理——多功能ALU设计实验

计算机组成原理上机报告,用Verilog语言实现多功能运算器ALU的设计实验,仿真波形并书写实验报告。编程环境:Vivado HSL,设计语言:Verilog HDL。文档排版:LaTeX。内附实现代码,仿真波形截图,完整文档TeX源文件和学校Logo等,可参考与修改,请勿传播。

立即下载
计算机组成原理简单单周期CPU的设计

计算机组成原理简单单周期CPU的设计,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,

立即下载
ALU verliog代码

这是使用verilog编写的ALU的代码

立即下载

热点文章

img

spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
点击完成任务获取下载码
输入下载码
为了良好体验,不建议使用迅雷下载
img

计算机组成原理——Verilog语言实现的32位并行加法器

会员到期时间: 剩余下载个数: 剩余C币: 剩余积分:0
为了良好体验,不建议使用迅雷下载
VIP下载
您今日下载次数已达上限(为了良好下载体验及使用,每位用户24小时之内最多可下载20个资源)

积分不足!

资源所需积分/C币 当前拥有积分
您可以选择
开通VIP
4000万
程序员的必选
600万
绿色安全资源
现在开通
立省522元
或者
购买C币兑换积分 C币抽奖
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
为了良好体验,不建议使用迅雷下载
确认下载
img

资源所需积分/C币 当前拥有积分 当前拥有C币
7 0 0
为了良好体验,不建议使用迅雷下载
VIP和C币套餐优惠
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
您的积分不足,将扣除 10 C币
为了良好体验,不建议使用迅雷下载
确认下载
下载
您还未下载过该资源
无法举报自己的资源

兑换成功

你当前的下载分为234开始下载资源
你还不是VIP会员
开通VIP会员权限,免积分下载
立即开通

你下载资源过于频繁,请输入验证码

您因违反CSDN下载频道规则而被锁定帐户,如有疑问,请联络:webmaster@csdn.net!

举报

  • 举报人:
  • 被举报人:
  • *类型:
    • *投诉人姓名:
    • *投诉人联系方式:
    • *版权证明:
  • *详细原因: