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Verilog如何写好状态机

详细讲述如何写好Verilog状态机的实用教程
2009-06-10 上传大小:949KB
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《Verilog HDL如何写好状态机

状态机是逻辑设计的重要内容,状态机的设计水平直接反应工程师的逻辑功底,所以许 多公司的硬件和逻辑工程师面试中,状态机设计几乎是必选题目。本章在引入状态机设计思 想的基础上,重点讨论如何写好状态机。 本章主要内容如下: · 状态机的基本概念; · 如何写好状态机; · 使用Synplify Pro 分析FSM。

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