Altera官方的SDRAM模块源代码，VerilogHDL
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2011-08-28
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AlteraSDR SDRAM.zip （44个子文件） 
simulation work pll1 
_primary.vhd 256B _primary.dat 827B verilog.psm 5KB mt48lc8m16a2 _primary.vhd 1KB _primary.dat 24KB verilog.psm 235KB control_interface _primary.vhd 1KB _primary.dat 3KB verilog.psm 21KB sdr_data_path _primary.vhd 607B _primary.dat 984B verilog.psm 6KB altclklock _primary.vhd 898B _primary.dat 2KB verilog.psm 20KB sdr_sdram _primary.vhd 1020B _primary.dat 3KB verilog.psm 18KB command _primary.vhd 1KB _primary.dat 5KB verilog.psm 47KB sdr_sdram_tb _primary.vhd 102B _primary.dat 9KB verilog.psm 60KB _info 1KB
readme.txt 673B modelsim.ini 8KB sdr_sdram_tb.v 22KB source PLL1.v 5KB sdr_data_path.v 3KB Params.v 935B Command.v 17KB altclklock.v 8KB sdr_sdram.v 7KB control_interface.v 8KB compile_all.v 206B model mt48lc8m16a2.v 43KB synthesis synplicity sdr_sdram.prj 1KB route PLL1.v 5KB sdr_sdram.csf 3KB sdr_sdram.vqm 161KB sdr_sdram.esf 471B doc 
sdr_sdram.pdf 630KB readme.txt 1KB资源评论
qiao_lj2015-10-13挺不错的SDRAM设计参考代码，值得借鉴。- missjr2012-06-20东西还是不错，没有遗漏，不过楼下的资源分才只要1分，我承认我被你坑了。。。
- Elec_Ramble2012-07-11东西不错，和红色飓风里的代码一样。
- duoerpu2013-11-15资料挺不错的，适合学习，实际应用还是要修改的
- allenjoe20102012-08-30代码和标题一致，确实是sdram的源码，非常感谢。
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