cyclone FPGA设计vga显示实验Verilog源码quartus9.0工程文件+VGA设计相关技术文档 资料.zip

cyclone FPGA设计vga显示实验Verilog源码quartus9.0工程文件+VGA设计相关技术文档 资料 module vga_char( clk_25m,rst_n, //系统控制 hsync,vsync,vga_r,vga_g,vga_b // VGA控制 ); input clk_25m; // 25MHz input rst_n; //低电平复位 // FPGA与VGA接口信号 output hsync; //行同步信号 output vsync; //场同步信号 output[2:0] vga_r; output[2:0] vga_g; output[1:0] vga_b; //-------------------------------------------------- // 坐标计数 reg[9:0] x_cnt; //行坐标 reg[9:0] y_cnt; //列坐标 always @ (posedge clk_25m or negedge rst_n) if(!rst_n) x_cnt <= 10'd0;