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在电子工程领域，FPGA（Field-Programmable Gate Array）和CPLD（Complex Programmable Logic Device）是两种常见的可编程逻辑器件，常用于数字电路设计。它们为设计者提供了极大的灵活性，使得硬件设计可以快速迭代和适应不断变化的需求。下面我们将深入探讨FPGA和CPLD的基本概念、设计流程以及提升设计能力的关键要点。一、FPGA与CPLD概述 1. FPGA：FPGA是由一系列可配置逻辑块（CLBs）、输入/输出块（IOBs）、以及互连资源组成的集成电路。其特点是可以在用户应用中进行配置，能够实现复杂的逻辑功能，广泛应用于通信、图像处理、航空航天等领域。 2. CPLD：CPLD结构相对简单，由多个宏单元（Macrocell）组成，适用于实现中等规模的逻辑功能，如接口控制、时序控制等。相比FPGA，CPLD通常具有更低的功耗和更小的延迟。二、FPGA与CPLD设计流程 1. 需求分析：明确项目需求，确定系统架构，选择合适的FPGA或CPLD型号。 2. 原理图设计：使用硬件描述语言（如VHDL或Verilog）编写逻辑设计代码，描述系统功能。 3. 逻辑综合：将设计代码转换为门级网表，优化逻辑结构，满足时序和面积要求。 4. 布局布线：根据生成的网表分配物理资源，连接各个逻辑单元。 5. 仿真验证：通过软件模拟确保设计功能正确无误，包括功能仿真和时序仿真。 6. 下载编程：将编译后的配置文件下载到FPGA或CPLD中。 7. 硬件调试：在实际硬件上进行测试，解决可能出现的问题。三、FPGA与CPLD设计技巧 1. 抽象层次：在设计中，应尽可能保持较高的抽象层次，用模块化设计方法降低复杂度。 2. 时序优化：理解并掌握时钟域跨越、同步设计原则，避免 metastability 和数据竞争问题。 3. 功耗管理：采用低功耗设计技术，如动态电压和频率调整（DVFS），以及功耗估算和优化。 4. IP复用：利用已有的IP核，如UART、SPI、PCIe等，可以大大缩短开发周期。 5. 设计复审：定期进行代码审查，确保设计规范，提高代码质量和可维护性。四、提高设计能力的方法 1. 学习基础：深入理解数字电路、逻辑门、组合逻辑和时序逻辑的基础知识。 2. 实践经验：参与实际项目，通过实践来提升设计技能和解决问题的能力。 3. 持续学习：关注行业动态，学习新的设计工具、语言、方法和器件。 4. 技术交流：参与社区讨论，阅读他人的设计案例，借鉴他人经验。 5. 专业培训：参加专业课程和研讨会，提升理论水平和实践技能。 [翻译版]FPGA设计经验谈.pdf文档可能包含了更多具体的设计实例和专家的实战经验，这些内容对于深化理解和提高FPGA设计能力非常有价值。通过阅读和学习，设计者可以更好地应对设计挑战，提高工作效率，打造出更为高效和可靠的数字电路系统。

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FPGA/CPLD 数字电路设计经验

FPGA/CPLD 数字电路设计经验分享

摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的

抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法

在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大

提高，并且系统的工作频率可以达到一个较高水平。

关键词：FPGA 数字电路时序时延路径建立时间保持时间

1 数字电路设计中的几个基本概念：

1.1 建立时间和保持时间：

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时

间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上

升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图 1 。数

据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。

PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图 2）

图 1 建立时间和保持时间关系图

注：

z 在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向

前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。

z 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统

完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布

出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动

才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。

在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。1.2 FPGA 中的

竞争和冒险现象

信号在 FPGA 器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单

元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一

定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的

输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一

个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于 PLD 内部不存在寄

生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在 PLD、FPGA 设计中尤为突出）

图 2 是一个逻辑冒险的例子，从图 3 的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，

高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，

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所以即使四个输入信号在输入端同时变化，但经过 PLD 内部的走线，到达或门的时间也是不一样的，毛刺

必然产生）。可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。将它们

的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。所以我

们必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺

图 2 存在逻辑冒险的电路示例

图 3 图 2 所示电路的仿真波形

冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛

刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问

题。

如何处理毛刺

我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计中，常常

采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消除了竞

争冒险的发生条件，避免了毛刺的产生。

毛刺并不是对所有的输入都有危害，例如 D 触发器的 D 输入端，只要毛刺不出现在时钟的上升沿并且

满足数据的建立和保持时间，就不会对系统造成危害，我们可以说 D 触发器的 D 输入端对毛刺不敏感。根

据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只

要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。（由于毛刺很短，

多为几纳秒，基本上都不可能满足数据的建立和保持时间）

去除毛刺的一种常见的方法是利用 D 触发器的 D 输入端对毛刺信号不敏感的特点，在输出信号的保持

时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。图 4 给出了这

种方法的示范电路，图 5 是仿真波形。

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图 4 消除毛刺信号方法之二

图 5 图 4 所示电路的仿真波形

如前所述，优秀的设计方案，如采用格雷码计数器，同步电路等，可以大大减少毛刺，但它并不能完

全消除毛刺。毛刺并不是对所有输入都有危害，例如 D 触发器的 D 输入端，只要毛刺不出现在时钟的上

升沿并且满足数据的建立和保持时间，就不会对系统造成危害。因此我们可以说 D 触发器的 D 输入端对毛

刺不敏感。但对于 D 触发器的时钟端，置位端，清零端，则都是对毛刺敏感的输入端，任何一点毛刺就会

使系统出错，但只要认真处理，我们可以把危害降到最低直至消除。下面我们就对几种具体的信号进行探

讨。

1.3 清除和置位信号

在 FPGA 的设计中，全局的清零和置位信号必须经过全局的清零和置位管脚输入，因为他们也属于全

局的资源，其扇出能力大，而且在 FPGA 内部是直接连接到所有的触发器的置位和清零端的，这样的做法

会使芯片的工作可靠、性能稳定，而使用普通的 IO 脚则不能保证该性能。

在 FPGA 的设计中，除了从外部管脚引入的全局清除和置位信号外在 FPGA 内部逻辑的处理中也经常

需要产生一些内部的清除或置位信号。清除和置位信号要求象对待时钟那样小心地考虑它们，因为这些信

号对毛刺也是非常敏感的。

在同步电路设计中，有时候可以用同步置位的办法来替代异步清 0。在用硬件描述语言的设计中可以

用如下的方式来描述：

异步清 0 的描述方法：

FPGA/CPLD 数字电路设计经验

process(rst,clk)

begin

if rst=’1’ then

count<=(others=>’0’);

elsif clk’event and clk=’1’ then

count<=count+1;

end if;

end process;

同步清 0 的描述方法：

process

begin

wait until clk’event and clk=’1’;

if rst=’1’ then

count<=(others=>’0’);

else

count<=count+1;

end if;

end process;

图 6 异步清 0、置位逻辑图

图 7 同步清 0、置位关系图

1.4 触发器和锁存器：

我们知道，触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触发

器的 Q 输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。在 FPGA 设计

中建议如果不是必须那么应该尽量使用触发器而不是锁存器。

那么在使用硬件描述语言进行电路设计的时候如何区分触发器和锁存器的描述方法哪？其实有不少人

在使用的过程中可能并没有特意区分过，所以也忽略了二者在描述方法上的区别。下面是用 VHDL 语言描

述的触发器和锁存器以及综合器产生的电路逻辑图。

触发器的语言描述：

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process

begin

wait until clk’event and clk=’1’;

q<=d;

end process;

图触发器

锁存器的语言描述：

process(en,d)

begin

if en=’1’ then

q<=d;

end if;

end process;

图锁存器

由上述对 Latch 的描述可见，其很容易于选择器的描述相混淆，用 VHDL 语言对选择器的描述方法如

下：

process(en,a,b)

begin

if en=’1’ then

q<=a;

else

q<=b;

end if;

end process;

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