cadence allegro 17.2 design outline 的使用问题
17.2 中使用 designe outline 代替 outline,放置电路板外观,及 Design
Outline,这个和 17.2 之前的版本不一样,不能使用画线的方式添加 Designe
Outline,因为画线时在 Board Geometry 类中并未能找到 Design Outline 或
Cutout 子类。只能通过添加 shape 的方式添加。当使用 outline 时,会提示你
推荐优先使用 designe outline 与 cut out。所以,outline 可能只是为了兼容而存
在,随着版本的提高可能会去掉也说不定。
在 cadence allegro 17.2 之前,电路板的外观、内部开窗、开孔等均可以通过
Board Outline 层定义得到。但是到了 17.2 之后,在输出 Artwork 的时候,会提
示错误对话框,如下:
提示使用 DESIGNED_OUTLINE 和 CUTOUT 层来定义你的电路板外观。
当然,你不理会它这个提示,照样使用 Board Outlinel 来定义电路板外观也是
可以的,毕竟输出 Gerber 文件后,电路板厂家才不管你的软件是怎么定义的呢。
但是你要面临两个问题(我目前发现的)。
1. 每次输出 Gerber 文件都会跳出上述对话框,很烦人。
2. 输出 3D 图形的时候,看不到电路板哦。
解决的办法就是老老实实使用 Designe Outline 层定义电路板尺寸、内部开窗等。
如何使用?
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